多频点除频器和控制电路制造技术

本发明专利技术涉及一种多频点除频器和控制电路，移位寄存器由N个相连的移位触发器组成，将复位为1的移位触发器作为首个移位触发器，第一或门的输入端分别与首个移位触发器的输出端和第n个移位触发器的输出端相连，第一或门的输出端与多路选择器的控制端相连，时钟输出寄存器的输入端与多路选择器的输出端相连，时钟输出寄存器的信号端和移位寄存器中的每个移位触发器的信号端分别接入待分频的时钟信号，时钟输出寄存器信号输出端输出将待分频的时钟信号进行1/N分频的分频信号。实现了将分频系数为质数的待分频时钟信号进行分频，有效避免了高速时钟的timing问题。

Multi frequency point frequency divider and control circuit

【技术实现步骤摘要】
多频点除频器和控制电路
本专利技术涉及除频
，具体涉及一种多频点除频器和控制电路。
技术介绍
通常情况下，除频器的设计主要逻辑为计数器，可以为向上加计数器或者向下减计数器。在固定的计数点让除频器的输出翻转，即可完成除频功能。传统除频器逻辑简单，可扩展性强，调整除频范围时只需要修改计数器的位宽即可。在日常时钟架构设计中，芯片时钟频点需求非常多，有时候为了满足芯片中所有的时钟频点需求，同时为了避免增加芯片面积与功耗，通常采用的方法是寻找时钟频点的公共频点，也就是找频点的公倍数。当频点较多时，公共频点的频率可能会非常高，甚至达到2G以上。当需要的除频数变大时，除频器的关键路径延迟也会变大。在频率非常高的时候，计数器每增加一个bit，都可能造成timing无法满足，即造成时钟控制无法满足频率需求。为了解决高速时钟的timing问题，对于常用的基于计数器结构的除频器，通常会采用两级分频架构。但是若分频系数为质数，则无法采用分频电路，使得高速时钟的timing问题依旧无法解决。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种多频点除频器和控制电路，以克服目前若分频系数为质数，则无法采用分频电路，使得高速时钟的timing问题依旧无法解决的问题。为实现以上目的，本专利技术采用如下技术方案：一种多频点除频器，应用于N分频的电路，包括：移位寄存器；所述移位寄存器由N个相连的移位触发器组成，将复位为1的移位触发器作为首个移位触发器；第一或门；所述第一或门的输入端分别与所述首个移位触发器的输出端和第n个移位触发器的输出端相连；其中，N为质数，；多路选择器；所述第一或门的输出端与所述多路选择器的控制端相连；时钟输出寄存器；所述时钟输出寄存器的输入端与所述多路选择器的输出端相连，所述时钟输出寄存器的第一输出端和所述时钟输出寄存器的第二输出端分别与所述多路选择器的输入端相连；所述时钟输出寄存器的信号端和所述移位寄存器中的每个移位触发器的信号端分别接入待分频的时钟信号；所述时钟输出寄存器的信号输出端输出将所述待分频的时钟信号进行1/N分频的分频信号。进一步地，以上所述的多频点除频器，若所述第一或门的输出端的输出为1，所述多路选择器选通所述时钟输出寄存器的第二输出端和所述时钟输出寄存器的输入端；若所述第一或门的输出端的输出为0，所述多路选择器选通所述时钟输出寄存器的第一输出端和所述时钟输出寄存器的输入端。进一步地，以上所述的多频点除频器，所述时钟输出寄存器包括第一时钟触发器；所述分频信号包括第一分频信号；所述第一时钟触发器的Q端作为所述时钟输出寄存器的第一输出端，所述第一时钟触发器的端作为所述时钟输出寄存器的第二输出端，所述第一时钟触发器的D端作为所述时钟输出寄存器的输入端，所述第一时钟触发器的Clk端作为所述时钟输出寄存器的信号端；所述第一时钟触发器的Q端作为所述时钟输出寄存器信号输出端，输出将所述待分频的时钟信号进行1/N分频的所述第一分频信号。进一步地，以上所述的多频点除频器，所述第一分频信号的占空比小于50%。进一步地，以上所述的多频点除频器，所述第一时钟触发器为D触发器。进一步地，以上所述的多频点除频器，所述时钟输出寄存器包括第二时钟触发器、第三时钟触发器和第二或门；所述分频信号包括第二分频信号；所述第二时钟触发器的Q端作为所述时钟输出寄存器的第一输出端，所述第二时钟触发器的端作为所述时钟输出寄存器的第二输出端，所述第二时钟触发器的D端作为所述时钟输出寄存器的输入端，所述第二时钟触发器的Clk端和所述第三时钟触发器的Clk端作为所述时钟输出寄存器的信号端；所述第二时钟触发器的Q端还与所述第三时钟触发器的D端相连；所述第二或门的输入端分别与所述第二时钟触发器的Q端和所述第三时钟触发器的Q端相连，所述第二或门的输出端作为所述时钟输出寄存器信号输出端，输出将所述待分频的时钟信号进行1/N分频的所述第二分频信号。进一步地，以上所述的多频点除频器，所述第二分频信号的占空比为50%。进一步地，以上所述的多频点除频器，所述第二时钟触发器和所述第三时钟触发器均为D触发器。进一步地，以上所述的多频点除频器，每个移位触发器的输出端与后一个移位触发器的输入端相连，并且，所述首个移位触发器的输入端与第N个移位触发器的输出端相连。本专利技术还提供了一种控制电路，包括以上任一项所述的多频点除频器。本专利技术的多频点除频器和控制电路，包括移位寄存器、第一或门、多路选择器和时钟输出寄存器。移位寄存器由N个相连的移位触发器组成，将复位为1的移位触发器作为首个移位触发器，第一或门的输入端分别与首个移位触发器的输出端和第n个移位触发器的输出端相连，第一或门的输出端与多路选择器的控制端相连，时钟输出寄存器的输入端与多路选择器的输出端相连，时钟输出寄存器的第一输出端和时钟输出寄存器的第二输出端分别与多路选择器的输入端相连，时钟输出寄存器的信号端和移位寄存器中的每个移位触发器的信号端分别接入待分频的时钟信号，时钟输出寄存器信号输出端输出将待分频的时钟信号进行1/N分频的分频信号。实现了将分频系数为质数的待分频时钟信号进行分频，有效避免了高速时钟的timing问题。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术多频点除频器一种实施例提供的电路图；图2是本专利技术多频点除频器一种实施例提供的波形图；图3是本专利技术多频点除频器另一种实施例提供的电路图；图4是本专利技术多频点除频器另一种实施例提供的波形图；图5是本专利技术多频点除频器另一种实施例提供的电路图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将对本专利技术的技术方案进行详细的描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本专利技术所保护的范围。本实施例的多频点除频器，应用于N分频的电路，其中N为质数。图1是本专利技术多频点除频器一种实施例提供的电路图。如图1所示，本实施例以三分频电路为例对多频点除频器的工作原理和工作过程进行示例。需要说明的是，其他分频电路的工作原理、工作过程与图1所示的实施例相同，本领域的技术人员可以根据图1在不耗费创造性的前提下得到其他分频电路的工作原理、工作过程，此处不做赘述。如图1所示，本实施例的多频点除频器包括移位寄存器1、第一或门2、多路选择器3和时钟输出寄存器4。其中，移位寄存器1由N个相连的移位触发器组成，移位寄存器1中只有一个移位触发器复位为1，剩余的移位本文档来自技高网...

【技术保护点】
1.一种多频点除频器，其特征在于，应用于N分频的电路，包括：/n移位寄存器；所述移位寄存器由N个相连的移位触发器组成，将复位为1的移位触发器作为首个移位触发器；/n第一或门；所述第一或门的输入端分别与所述首个移位触发器的输出端和第n个移位触发器的输出端相连；其中，N为质数，

【技术特征摘要】
1.一种多频点除频器，其特征在于，应用于N分频的电路，包括：
移位寄存器；所述移位寄存器由N个相连的移位触发器组成，将复位为1的移位触发器作为首个移位触发器；
第一或门；所述第一或门的输入端分别与所述首个移位触发器的输出端和第n个移位触发器的输出端相连；其中，N为质数，；
多路选择器；所述第一或门的输出端与所述多路选择器的控制端相连；
时钟输出寄存器；所述时钟输出寄存器的输入端与所述多路选择器的输出端相连，所述时钟输出寄存器的第一输出端和所述时钟输出寄存器的第二输出端分别与所述多路选择器的输入端相连；所述时钟输出寄存器的信号端和所述移位寄存器中的每个移位触发器的信号端分别接入待分频的时钟信号；所述时钟输出寄存器的信号输出端输出将所述待分频的时钟信号进行1/N分频的分频信号。


2.根据权利要求1所述的多频点除频器，其特征在于，若所述第一或门的输出端的输出为1，所述多路选择器选通所述时钟输出寄存器的第二输出端和所述时钟输出寄存器的输入端；
若所述第一或门的输出端的输出为0，所述多路选择器选通所述时钟输出寄存器的第一输出端和所述时钟输出寄存器的输入端。


3.根据权利要求1所述的多频点除频器，其特征在于，所述时钟输出寄存器包括第一时钟触发器；
所述分频信号包括第一分频信号；
所述第一时钟触发器的Q端作为所述时钟输出寄存器的第一输出端，所述第一时钟触发器的端作为所述时钟输出寄存器的第二输出端，所述第一时钟触发器的D端作为所述时钟输出寄存器的输入端，所述第一时钟触发器的Clk端作为所述时钟输出寄存器的信号端；
所述第一时钟触发器的Q端作为所述时钟输出寄存器信号输出端，输出将所述待分频的时钟信...

【专利技术属性】
技术研发人员：刘小波，周鸣，
申请(专利权)人：四川科道芯国智能技术股份有限公司，
类型：发明
国别省市：四川;51