一种GaAs pHEMT 2/3双模分频电路制造技术

本发明专利技术公开了一种GaAs pHEMT 2/3双模分频电路，包括：分频器核心电路(1)，连接所述逻辑门电路(2)，用于接收高频差分信号，并对所述高频差分信号分频后输出电平信号；逻辑门电路(2)，连接所述分频器核心电路(1)，用于对所述电平信号进行逻辑运算后输出双模分频信号；其中，所述分频器核心电路(1)和所述逻辑门电路(2)均包含电平转换电路。本发明专利技术提供的GaAs pHEMT 2/3双模分频电路通过使用GaAs pHEMT工艺，同时采用源极耦合结构(SCL)，使得电路能够满足更高的频率需求，同时可以使电路实现更高的工作速度、更低的功耗和更低的噪声。

A GaAs PHEMT 2 / 3 dual mode frequency division circuit

【技术实现步骤摘要】
一种GaAspHEMT2/3双模分频电路
本专利技术属于集成电路
，具体涉及一种GaAspHEMT2/3双模分频电路。
技术介绍
分频器作为高频电路设计中的重要模块之一，广泛应用于宽带通信系统中。通常使用触发器电路或者锁存器电路实现分频器。分频器作为锁相环的重要组成部分，其性能很大程度决定了整个锁相环的应用范围，为了满足其高频通信的要求，必须对其进行优化设计。目前，高速分频器一般采用差分信号进行传输，工作速度高。另外在预分频器是由二的幂次方来分频，常用的有单模、双模和四模预分频器。但由于采用单模预分频器时，如果要获得原先同样的频率分辨力，就需要牺牲转换时间来换取分辨力，所以业界一般都采用双模或更多模预分频器，其中最常用的为双模预分频器。而双模预分频器中常用的是2/3双模分频器、4/5双模分频器和8/9双模分频器。但是由于4/5双模分频器和8/9双模分频器工作在高频的管子数目更多，功耗更大，因此为了满足低功耗的要求，一般采用2/3双模分频器来实现N/N+1双模分频。D触发器是构成2/3双模分频器的核心电路，其电路结构和性能对整个分频器的性能具有很大的影响。请参见图1，图1是现有的一种D触发器结构，它是窄带的基于超谐波注入锁定结构的D触发器，该电路是通过注入一个振荡电路一个比较强的二倍频信号，从而牵引振荡器并使之锁定到注入信号的1/2频率，从而实现D触发器。然而这类电路工作频率范围比较窄，比较低，不能满足超高频电路的要求。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种GaAspHEMT2/3双模分频电路。本专利技术要解决的技术问题通过以下技术方案实现：一种GaAspHEMT2/3双模分频电路，包括：分频器核心电路，连接所述逻辑门电路，用于接收高频差分信号，并对所述高频差分信号分频后输出电平信号；逻辑门电路，连接所述分频器核心电路，用于对所述电平信号进行逻辑运算后输出双模分频信号；其中，所述分频器核心电路和所述逻辑门电路均包含电平转换电路。在本专利技术的一个实施例中，所述分频器核心电路包括第一D触发器和第二D触发器，所述逻辑门电路包括第一逻辑门电路和第二逻辑门电路；所述第一D触发器的输入端连接所述第一逻辑门电路的输出端，所述第一D触发器的输出端连接所述第一逻辑门电路第一输入端和所述第二逻辑门电路的第二输入端；所述第二D触发器的输入端连接所述第二逻辑门电路的输出端，所述第二D触发器的输出端连接所述第一逻辑门电路第二输入端；所述第二逻辑门电路的第一输入端连接外部直流偏置电压的输入端。在本专利技术的一个实施例中，所述第一D触发器包括级联的第一锁存器和第二锁存器，所述第二D触发器包括级联的第三锁存器和第四锁存器；其中，所述第一锁存器的输入端连接所述第一逻辑门电路的输出端，所述第一锁存器的输出端连接所述第二锁存器的输入端；所述第二锁存器的输出端连接所述第一逻辑门电路第一输入端和所述第二逻辑门电路的第一输入端；所述第三锁存器的输入端连接所述第二逻辑门电路的输出端，所述第三锁存器的输出端连接所述第四锁存器的输入端；所述第四锁存器的输出端连接所述第一逻辑门电路的第二输入端。在本专利技术的一个实施例中，所述第一锁存器包括：GaAspHEMT晶体管Q11～Q18、二极管D11和D12、电阻R11～R15以及偏置电压源V11～V13，其中，所述晶体管Q11的栅极接正向时钟信号CLK，所述晶体管Q11的源极与所述晶体管Q12的源极连接，所述晶体管Q12的栅极接反向时钟信号CLKN，所述晶体管Q11和所述晶体管Q12的源极公共端通过所述电阻R11连接偏置电压源V11的正极；所述晶体管Q13和所述晶体管Q14的源极公共端连接所述晶体管Q11的漏极，所述晶体管Q13的漏极和所述晶体管Q14的漏极分别通过电阻R12、R13接地；所述晶体管Q13的栅极和所述晶体管Q14的栅极连接所述第一逻辑门电路的输出端；所述晶体管Q15和所述晶体管Q16的源极公共端连接所述晶体管Q12的漏极，所述晶体管Q15的漏极和所述晶体管Q16的漏极分别连接所述晶体管Q13的漏极和所述晶体管Q14的漏极；所述晶体管Q17的漏极和所述晶体管Q18的漏极接地，源极分别连接所述二极管D11和D12的正极，所述二极管D11的负极通过电阻R14连接所述偏置电压源V12的正极，所述二极管D12的负极通过电阻R15连接所述偏置电压源V13的正极；所述晶体管Q17的栅极和所述晶体管Q18的栅极分别连接所述晶体管Q13的漏极和所述晶体管Q14的漏极；所述二极管D11的负极和所述二极管D12的负极分别连接所述晶体管Q15的栅极和所述晶体管Q16的栅极，并作为所述第一锁存器的双端输出连接所述第二锁存器。在本专利技术的一个实施例中，所述第二锁存器包括：GaAspHEMT晶体管Q21～Q28、二极管D21和D22、电阻R21～R25以及偏置电压源V21～V23，其中，所述晶体管Q21的栅极接反向时钟信号CLKN，所述晶体管Q21的源极与所述晶体管Q22的源极连接，所述晶体管Q22的栅极接正向时钟信号CLK，所述晶体管Q21和所述晶体管Q22的源极公共端通过所述电阻R21连接偏置电压源V21的正极；所述晶体管Q23和所述晶体管Q24的源极公共端连接所述晶体管Q21的漏极，所述晶体管Q23的漏极和所述晶体管Q24的漏极分别通过电阻R22、R23接地；所述晶体管Q23的栅极和所述晶体管Q24的栅极分别连接所述二极管D11的负极和所述二极管D12的负极；所述晶体管Q25和所述晶体管Q26的源极公共端连接所述晶体管Q22的漏极，所述晶体管Q25的漏极和所述晶体管Q26的漏极分别连接所述晶体管Q23的漏极和所述晶体管Q24的漏极；所述晶体管Q27的漏极和所述晶体管Q28的漏极接地，源极分别连接所述二极管D21和D22的正极，所述二极管D21的负极通过电阻R24连接所述偏置电压源V22的正极，所述二极管D22的负极通过电阻R25连接所述偏置电压源V23的正极；所述晶体管Q27的栅极和所述晶体管Q28的栅极分别连接所述晶体管Q23的漏极和所述晶体管Q24的漏极；所述二极管D21的负极和所述二极管D22的负极分别连接所述晶体管Q25的栅极和所述晶体管Q26的栅极，并作为所述第二锁存器的双端输出连接所述第一逻辑门电路和所述第二逻辑门电路。在本专利技术的一个实施例中，所述第三锁存器包括：GaAspHEMT晶体管Q31～Q38、二极管D31和D32、电阻R31～R35以及偏置电压源V31～V33，其中，所述晶体管Q31的栅极接正向时钟信号CLK，所述晶体管Q31的源极与所述晶体管Q32的源极连接，所述晶体管Q32的栅极接反向时钟信号CLKN，所述晶体管Q31和所述晶体管Q32的源极公共端通过所述电阻R31连接偏置电压源V31的正极；所述晶体管Q33和所述晶体管Q34的源极公共端连接所述晶体管Q本文档来自技高网...

【技术保护点】
1.一种GaAs pHEMT 2/3双模分频电路，其特征在于，包括：/n分频器核心电路(1)，连接所述逻辑门电路(2)，用于接收高频差分信号，并对所述高频差分信号分频后输出电平信号；/n逻辑门电路(2)，连接所述分频器核心电路(1)，用于对所述电平信号进行逻辑运算后输出双模分频信号；/n其中，所述分频器核心电路(1)和所述逻辑门电路(2)均包含电平转换电路。/n

【技术特征摘要】
1.一种GaAspHEMT2/3双模分频电路，其特征在于，包括：
分频器核心电路(1)，连接所述逻辑门电路(2)，用于接收高频差分信号，并对所述高频差分信号分频后输出电平信号；
逻辑门电路(2)，连接所述分频器核心电路(1)，用于对所述电平信号进行逻辑运算后输出双模分频信号；
其中，所述分频器核心电路(1)和所述逻辑门电路(2)均包含电平转换电路。


2.根据权利要求1所述的双模分频电路，其特征在于，所述分频器核心电路(1)包括第一D触发器(11)和第二D触发器(12)，所述逻辑门电路(2)包括第一逻辑门电路(21)和第二逻辑门电路(22)；
所述第一D触发器(11)的输入端连接所述第一逻辑门电路(21)的输出端，所述第一D触发器(11)的输出端连接所述第一逻辑门电路(21)第一输入端和所述第二逻辑门电路(22)的第二输入端；
所述第二D触发器(12)的输入端连接所述第二逻辑门电路(22)的输出端，所述第二D触发器(12)的输出端连接所述第一逻辑门电路(21)第二输入端；
所述第二逻辑门电路(22)的第一输入端连接外部直流偏置电压的输入端。


3.根据权利要求2所述的双模分频电路，其特征在于，所述第一D触发器(11)包括级联的第一锁存器(111)和第二锁存器(112)，所述第二D触发器(12)包括级联的第三锁存器(121)和第四锁存器(122)；其中，
所述第一锁存器(111)的输入端连接所述第一逻辑门电路(21)的输出端，所述第一锁存器(111)的输出端连接所述第二锁存器(112)的输入端；
所述第二锁存器(112)的输出端连接所述第一逻辑门电路(21)第一输入端和所述第二逻辑门电路(22)的第一输入端；
所述第三锁存器(121)的输入端连接所述第二逻辑门电路(22)的输出端，所述第三锁存器(121)的输出端连接所述第四锁存器(122)的输入端；
所述第四锁存器(122)的输出端连接所述第一逻辑门电路(22)的第二输入端。


4.根据权利要求3所述的双模分频电路，其特征在于，所述第一锁存器(111)包括：GaAspHEMT晶体管Q11～Q18、二极管D11和D12、电阻R11～R15以及偏置电压源V11～V13，其中，
所述晶体管Q11的栅极接正向时钟信号CLK，所述晶体管Q11的源极与所述晶体管Q12的源极连接，所述晶体管Q12的栅极接反向时钟信号CLKN，所述晶体管Q11和所述晶体管Q12的源极公共端通过所述电阻R11连接偏置电压源V11的正极；
所述晶体管Q13和所述晶体管Q14的源极公共端连接所述晶体管Q11的漏极，所述晶体管Q13的漏极和所述晶体管Q14的漏极分别通过电阻R12、R13接地；所述晶体管Q13的栅极和所述晶体管Q14的栅极连接所述第一逻辑门电路(21)的输出端；
所述晶体管Q15和所述晶体管Q16的源极公共端连接所述晶体管Q12的漏极，所述晶体管Q15的漏极和所述晶体管Q16的漏极分别连接所述晶体管Q13的漏极和所述晶体管Q14的漏极；
所述晶体管Q17的漏极和所述晶体管Q18的漏极接地，源极分别连接所述二极管D11和D12的正极，所述二极管D11的负极通过电阻R14连接所述偏置电压源V12的正极，所述二极管D12的负极通过电阻R15连接所述偏置电压源V13的正极；
所述晶体管Q17的栅极和所述晶体管Q18的栅极分别连接所述晶体管Q13的漏极和所述晶体管Q14的漏极；
所述二极管D11的负极和所述二极管D12的负极分别连接所述晶体管Q15的栅极和所述晶体管Q16的栅极，并作为所述第一锁存器(111)的双端输出连接所述第二锁存器(112)。


5.根据权利要求4所述的双模分频电路，其特征在于，所述第二锁存器(112)包括：GaAspHEMT晶体管Q21～Q28、二极管D21和D22、电阻R21～R25以及偏置电压源V21～V23，其中，
所述晶体管Q21的栅极接反向时钟信号CLKN，所述晶体管Q21的源极与所述晶体管Q22的源极连接，所述晶体管Q22的栅极接正向时钟信号CLK，所述晶体管Q21和所述晶体管Q22的源极公共端通过所述电阻R21连接偏置电压源V21的正极；
所述晶体管Q23和所述晶体管Q24的源极公共端连接所述晶体管Q21的漏极，所述晶体管Q23的漏极和所述晶体管Q24的漏极分别通过电阻R22、R23接地；所述晶体管Q23的栅极和所述晶体管Q24的栅极分别连接所述二极管D11的负极和所述二极管D12的负极；
所述晶体管Q25和所述晶体管Q26的源极公共端连接所述晶体管Q22的漏极，所述晶体管Q25的漏极和所述晶体管Q26的漏极分别连接所述晶体管Q23的漏极和所述晶体管Q24的漏极；
所述晶体管Q27的漏极和所述晶体管Q28的漏极接地，源极分别连接所述二极管D21和D22的正极，所述二极管D21的负极通过电阻R24连接所述偏置电压源V22的正极，所述二极管D22的负极通过电阻R25连接所述偏置电压源V23的正极；
所述晶体管Q27的栅极和所述晶体管Q28的栅极分别连接所述晶体管Q23的漏极和所述晶体管Q24的漏极；
所述二极管D21的负极和所述二极管D22的负极分别连接所述晶体管Q25的栅极和所述晶体管Q26的栅极，并作为所述第二锁存器(112)的双端输出连接所述第一逻辑门电路(21)和所述第二逻辑门电路(22)。


6.根据权利要求5所述的双模分频电路，其特征在于，所述第三锁存器(112)包括：GaAspHEMT晶体管Q31～Q38、二极管D31和D32、电阻R31～R35以及偏置电压源V31～V33，其中，
所述晶体管Q31的栅极接正向时钟信号CLK，所述晶体管Q31的源极与所述晶体管Q32的源极连...

【专利技术属性】
技术研发人员：吕红亮，赵冉冉，乔世兴，武岳，张玉明，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61