本发明专利技术提供一种寄存电路，其包含有一闩锁电路，用来闩锁一输入数据产生一输出数据；一输入信号选择电路，分别耦接于一非测试数据与一测试数据，用来选择性地输出该非测试数据或该测试数据来作为该输入数据；一控制电路，耦接于一驱动时钟，用来依据该驱动时钟来控制该闩锁电路是否可闩锁该输入数据来决定该输出数据；以及一扫描电路，耦接于该驱动时钟与该闩锁电路，用来依据该驱动时钟扫描该闩锁电路所输出的该输出数据以产生一扫描数据。
【技术实现步骤摘要】
本专利技术涉及一种电路测试装置与方法，特别涉及一种应用于骨牌互补金属氧化物半导体导体逻辑电路(domino CMOS logic)的寄存电路、应用寄存电 路的扫描寄存电路与其扫描方法。
技术介绍
为了要提高电路的操作速度，设计者利用动态电路(dynamic circuit) 取代静态电路(static circuit)已成为现今数字逻辑电路的趋势，其中，动 态电路包含有骨牌互补金属氧化物半导体导体逻辑电路、差动式串接电压摆 幅逻辑电路(Differential cascade voltage swing logic)等等。以骨牌互补金属氧化物半导体导体逻辑电路为例，其利用了 一个虚拟N型场效晶体管 (pseudoNMOS)的架构来实现其逻辑电路，若与静态电路比较，这样做会大大减少其所需的晶体管个数，而且，骨牌互补金属氧化物半导体导体逻辑电路 在做动态的操作时具有较小的充电延迟(pull-up delay)以及可被忽略的短 路电流(short-circuit current)效应，因此，以骨牌互补金属氧化物半导体 导体逻辑电路来实现一动态逻辑电路将会成为现今集成电路设计较具竟争力 做法。然而，事实上骨牌互补金属氧化物半导体导体逻辑电路所面对的最大问 题是芯片完成后的测试部份，而在现有技术中所揭露的测试方法均假设骨牌 互补金属氧化物半导体导体逻辑电路是由纯组合骨牌逻辑门(purely combinational Domino gate)所组成，此测试方法对于连续骨牌逻辑门 (Sequential Domino logic)并不适用，因此，现今大部份设计者仍以动态电 路结合静态电路的组合方式来设计。依据美国专利第6， 108， 805号所揭露的"DOMINO SCAN ARCHITECTURE AND DOMINO SCAN FLIP-FLOP FOR THE TESTING OF DOMINO AND HYBRID CMOS CIRCUITS"中的教导可得知其具有三项缺点第一，由于该现有技术的骨牌 扫描单元是利用多个输出级所组成，因此一输入数据从输入至产生一输出数 据的时间变长了；第二，由于该现有技术在#:作的过程中利用了两个控制时 钟，即系统时钟和骨牌时钟，因此若要得到正确的结果，必需精准地控制系统时钟和骨牌时钟之间的时序关系；第三，由于该现有技术所需利用的系统 时钟和骨牌时钟的工作周期(Duty cycle)不一致，因此便增加了实作上的困难度。
技术实现思路
因此，本专利技术的主要目的之一在于提供一种寄存电路、应用寄存电路的 扫描寄存电路与扫描方法，以解决上述问题。依据本专利技术的实施例，其提供一种寄存电路。该寄存电路包含有一闩锁 电路，用来闩锁一输入数据产生一输出数据； 一输入信号选择电路，分别耦 接于一非测试数据与一测试数据，用来选择性地输出该非测试数据或该测试 数据来作为该输入数据； 一控制电路，耦接于一驱动时钟，用来依据该驱动 时钟来控制该闩锁电路是否可闩锁该输入数据来决定该输出数据；以及一扫 描电路，耦接于该驱动时钟与该闩锁电路，用来依据该驱动时钟扫描该闩锁 电路所输出的该输出数据以产生一扫描数据；其中当该驱动时钟由 一第 一逻 辑电平转变至一第二逻辑电平时，该控制电路会允许该闩锁电路闩锁该输入数据来决定该输出数据，以及该扫描电路会扫描该输出数据以产生该扫描数 据，以及当该驱动时钟由该第二逻辑电平转变至该第一逻辑电平时，该控制会维持该扫描数据。 附图说明图1为本专利技术寄存电路的一实施例的示意图。 图2为图1所示的寄存电路的操作时序图。 图3为本专利技术扫描寄存电路的一实施例的示意图。 图4为图3所示的扫描寄存电路的操作时序图。 附图符号说明<table>table see original document page 7</column></row><table>106*检制电路108扫描电路110、 112、 1022、 1024、 1048、 1050、 1052反相器200扫描寄存电路204a-204d运算电路204a (1)-204a (n)骨牌逻辑电路1042、 1044、 1046切换开关1082、 1084与非门具体实施方式请参考图1,图1为本专利技术寄存电路100的一实施例的示意图。寄存电 路100包含有 一闩锁电路102、 一输入信号选择电路104、 一控制电路106 以及一扫描电路108。闩锁电路102用来闩锁一输入数据V,n产生一输出数据 Q(请注意，另一输出数据QB是输出数据Q的互补信号，因此可依据电路设 计需求来选择使用输出数据Q或输出数据QB )。输入信号选择电路104分别 耦接于一非测试数据Di。与一测试lt据Tin,用来选择性地输出非测试数据Din 或测试数据Ti。来作为寄存电路100所处理的输入数据Vin。控制电路106耦接 于一驱动时钟V。k，用来依据驱动时钟L控制闩锁电路102是否可闩锁输入数 据V,。以决定输出数据Q。扫描电路108耦接于驱动时钟L与闩锁电路102， 用来依据驱动时钟L扫描闩锁电路102所输出的输出数据Q以产生一扫描数 据SCAN-Q。在本实施例中，当驱动时钟Va由一低逻辑电平V,。w转变至一高逻 辑电平V一时，控制电路106会允许闩锁电路102闩锁输入数据Vi。来决定输 出数据Q，以及扫描电路108会扫描输出数据Q以产生扫描数据SCAN—Q;然 而，当驱动时钟L由高逻辑电平V一转变至低逻辑电平V』时，控制电路106 不允许闩锁电路102闩锁输入数据V,n来决定输出数据Q,以及扫描电路108 会维持住扫描数据SCAN—Q。如图l所示，控制电路106由一N型场效晶体管M,来加以实作，而N型 场效晶体管M,耦接于输入信号选择电路104与一第一预定电压电平V—的间， 用来依据驱动时钟V。k来选择性地连接输入信号选择电路104与第 一预定电压 电平V一闩锁电路102依据输入信号选择电路104的一第一数据输出端N。utl与一第二数据输出端N。^所接收的输入数据Vin (非测试数据Di。或测试数据 Tin)来决定输出数据Q。本实施例中，输入信号选择电路104包含有一第一 切换开关1042、 一第二切换开关1044以及一第三切换开关1046。第一切换 开关1042包含有一N型场效晶体管M2、 一N型场效晶体管M3以及一反相器 1048,因此第一切换开关1042选择性地依据一选择信号SEL将控制电路106 耦接于一第一输出端N,或一第二输出端N2;第二切换开关1044包含有一 N 型场效晶体管M4、 一N型场效晶体管Ms以及一反相器1050，用来依据非测试 数据Tin选择性地将第 一输出端N,耦接于第 一数据输出端N。ut,或第二数据输出 端N。八第三切换开关1046包含有一N型场效晶体管M6、 一N型场效晶体管 M7以及一反相器1052,用来依据测试数据Tin选择性地将第二输出端N2耦接于 第一数据输出端N叫t,或第二数据输出端N。uu。此外，闩锁电路102包含有一第一反相器1022、 一第二反相器1024以 及一晶体管Ms,其中，第一反相器1022用来依据一第二预定电压电平Vm或 第 一数据输出端N。ut,本文档来自技高网...
【技术保护点】
一种寄存电路，其包含有：一闩锁电路，用来闩锁一输入数据产生一输出数据；一输入信号选择电路，分别耦接于一非测试数据与一测试数据，用来选择性地输出该非测试数据或该测试数据来作为该输入数据；一控制电路，耦接于一驱动时钟，用来依据该驱动时钟来控制该闩锁电路是否可闩锁该输入数据来决定该输出数据；以及一扫描电路，耦接于该驱动时钟与该闩锁电路，用来依据该驱动时钟扫描该闩锁电路所输出的该输出数据以产生一扫描数据；其中，当该驱动时钟由一第一逻辑电平转变至一第二逻辑电平时，该控制电路会允许该闩锁电路闩锁该输入数据来决定该输出数据，以及该扫描电路会扫描该输出数据以产生该扫描数据，以及当该驱动时钟由该第二逻辑电平转变至该第一逻辑电平时，该控制电路不允许该闩锁电路闩锁该输入数据来决定该输出数据，以及该扫描电路会维持该扫描数据。
【技术特征摘要】
【专利技术属性】
技术研发人员：沈子宾，谢尚志，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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