10T SRAM单元、及基于10T SRAM单元的存内逻辑运算及BCAM电路制造技术

本发明专利技术公开了一种基于10T SRAM单元的存内逻辑运算及BCAM电路，10T SRAM单元配置两个解耦合读端口以及横纵双向字线，利用提出的10T SRAM解耦合独立端口进行存内计算和数据读取，保证了存储数据的独立性，提高了单元抗干扰能力。并且结构表现出很好的对称性特点，使存内逻辑运算和BCAM搜索可以实现横纵双向操作的优势。

【技术实现步骤摘要】
10TSRAM单元、及基于10TSRAM单元的存内逻辑运算及BCAM电路
本专利技术涉及集成电路的设计领域，尤其涉及一种10TSRAM单元电路、及基于10TSRAM单元的存内逻辑运算及BCAM电路。
技术介绍
迄今为止，绝大多数计算平台都是基于冯诺依曼架构搭建的，它采用的是存储模块与计算模块分离的形式，数据在存储模块与计算模块之间频繁的交换需要大量能耗，并且存储器与处理器之间有限带宽大大限制了计算效率。随着人工智能、机器学习和边缘计算等应用领域的快速发展，无疑给冯诺依曼架构带来了巨大的挑战，这类数据密集型应用需要处理海量数据，并且对计算能耗效率要求较高，由此出现了冯诺依曼瓶颈。为了寻求应对冯诺伊曼瓶颈的方法，存内计算(computinginmemory，缩写为CIM)作为一种极具潜力的计算模式受到关注。存内计算避免了存储器与计算模块之间大规模的数据搬移，数据不需要读取，直接在存储器内部进行处理，同时它具备多行并行读取特性，可以同时访问多个地址，降低了因数据搬移造成的高能耗，提高了数据计算效率。因此，存内计算可以有效应对冯诺依曼架构存在的本文档来自技高网...

【技术保护点】
1.一种基于10T SRAM单元的存内逻辑运算及BCAM电路，其特征在于，包括：由若干10TSRAM单元构成的阵列结构；所述10T SRAM单元包括：存储模块、与所述存储模块连接的左右两个写通路、以及与所述存储模块连接的左右两个解耦合的读通路；/n同一行10T SRAM单元的左侧解耦合的读通路均接入同一个位线RL，右侧解耦合的读通路均接入同一个位线RR与同一个字线RWR，左侧写通路和右侧写通路均接入同一个字线WL；同一列10T SRAM单元的左侧解耦合的读通路均接入同一个位线BL与同一个字线RWL，右侧解耦合的读通路均接入同一个位线BLB，左侧写通路均接入同一个位线BL，右侧写通路均接入同一个...

【技术特征摘要】
1.一种基于10TSRAM单元的存内逻辑运算及BCAM电路，其特征在于，包括：由若干10TSRAM单元构成的阵列结构；所述10TSRAM单元包括：存储模块、与所述存储模块连接的左右两个写通路、以及与所述存储模块连接的左右两个解耦合的读通路；
同一行10TSRAM单元的左侧解耦合的读通路均接入同一个位线RL，右侧解耦合的读通路均接入同一个位线RR与同一个字线RWR，左侧写通路和右侧写通路均接入同一个字线WL；同一列10TSRAM单元的左侧解耦合的读通路均接入同一个位线BL与同一个字线RWL，右侧解耦合的读通路均接入同一个位线BLB，左侧写通路均接入同一个位线BL，右侧写通路均接入同一个位线BLB；
同一列之间通过右侧解耦合的读通路实现逐位逻辑与运算，同一行之间通过左侧解耦合的读通路实现逐位逻辑或运算；左右两个解耦合的读通路构成组成比较模块，通过横纵的双位线结构，单端读出逻辑运算结果，再综合得出匹配结果。


2.根据权利要求1所述的一种基于10TSRAM单元的存内逻辑运算及BCAM电路，其特征在于，所述10TSRAM单元包括：八个NMOS晶体管和两个PMOS晶体管；八个NMOS晶体管分别记为N0～N7，两个PMOS晶体管分别记为P0～P1；
PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构作为存储模块；
NMOS晶体管N2和NMOS晶体管N3作为传输管，各自位于存储模块左右两侧作为左右两个写通路；
NMOS晶体管N4和NMOS晶体管N6构成左通路，NMOS晶体管N5和NMOS晶体管N7构成右通路。


3.根据权利要求2所述的一种基于10TSRAM单元的存内逻辑运算及BCAM电路，其特征在于，
PMOS晶体管P0的源极及PMOS晶体管P1的源极相连，并连接VDD；
PMOS晶体管P0的漏极，与NMOS晶体管N0的漏极、NMOS晶体管N2的漏极、NMOS晶体管N1的栅极、NMOS晶体管N4的栅极以及PMOS晶体管P1的栅极相连，连接的节点记为Q；
PMOS晶体管P1的漏极，与NMOS晶体管N1的漏极、NMOS晶体管N3的漏极、NMOS晶体管N0的栅极、NMOS晶体管N7的栅极以及PMOS晶体管P0的栅极相连，连接的节点记为QB；
NMOS晶体管N2的栅极以及NMOS晶体管N3的栅极均连接字线WL；
NMOS晶体管N2的源极以及NMOS晶体管N6的源极连接位线BL；
NMOS晶体管N3的源极以及NMOS晶体管N7的源极连接位线BLB；
NMOS晶体管N4的源极与NMOS晶体管N6的漏极相连，NMOS晶体管N5的源极与NMOS晶体管N7的漏极相连；
NMOS晶体管N5的漏极与位线RR相连，NMOS晶体管N4的漏极与位线RL相连，NMOS晶体管N5的栅极与字线RWR相连，NMOS晶体管N6的栅极与字线RWL相连。


4.根据权利要求1或2或3所述的一种基于10TSRAM单元的存内逻辑运算及BCAM电路，其特征在于，同一列之间通过右侧解耦合的读通路实现逐位逻辑与运算包括：
同一列中两个10TSRAM单元的右侧解耦合的读通路各自连接至不同的位线RR与不同的字线RWR，两个位线RR接地，两个字线RWR记为RWR1与RWR2；右侧解耦合的读通路均接入同一个位线BLB，且位线BLB配置单端灵敏放大器；两个10TSRAM单元内存储模块、右侧写通路及右侧解耦合的读通路的连接节点分别记为QB1与QB2，QB1与QB2存在四种组合：00、01、10、11；
位线BLB预充至高电平，字线RWR1和RWR2置...

【专利技术属性】
技术研发人员：蔺智挺，朱知勇，吴秀龙，彭春雨，卢文娟，黎轩，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34