本文所公开的实施例包含一种包括堆叠管芯的电子封装。在一个实施例中，电子封装包括第一管芯，该第一管芯包括从第一管芯的第一表面延伸出的多个第一导电互连。在一个实施例中，第一管芯还包括禁用区带。在一个实施例中，电子封装还可以包括第二管芯。在一个实施例中，第二管芯完全位于第一管芯的禁用区带的周界内。在一个实施例中，第二管芯的第一表面面向第一管芯的第一表面。
【技术实现步骤摘要】
【国外来华专利技术】芯片尺度薄3D管芯堆叠封装
本公开的实施例涉及电子封装，并且更特别地，涉及包括具有面对面管芯堆叠的3D堆叠的封装配置。
技术介绍
为了提供增加的计算能力和/或功能，电子封装通常包括彼此通信耦合的多个管芯。例如，存储器管芯可以通信地耦合到处理器管芯。为了提供改进的形状因子，多个管芯通常被堆叠。堆叠管芯的一个实例包括倒装芯片安装到封装基板的主管芯和形成于所述主管芯的背侧表面上方的堆叠管芯。堆叠管芯可以引线接合到封装基板。在这样的配置中，所述主管芯及所述堆叠管芯以背对背配置（即，每一管芯的具有有源器件的表面彼此背对）定向。引线接合增加了封装的Z高度，并增加了X-Y形状因子。堆叠管芯的附加示例包括层叠封装（PoP）配置。在这样的配置中，主管芯可以是安装到第一封装基板的倒装芯片，并且堆叠管芯可以引线接合到第二封装基板。第二封装基板可以通过围绕主管芯的周界形成的导电柱电耦合到第一封装基板。在这样的配置中，所述主管芯及所述堆叠管芯以背对背配置定向。引线接合和额外的封装基板增加了封装的Z高度，并且对围绕第一封装的柱的需要增加了X-Y形状因子。堆叠管芯的附加示例包括倒装芯片安装到封装基板的主管芯，其中堆叠管芯耦合到所述主管芯的背侧表面。在这样的配置中，主管芯可具有硅通孔（TSV）以提供从主管芯的有源表面到堆叠芯片的有源表面的电连接。在这样的配置中，所述主管芯及所述堆叠管芯以背对前配置（即，所述主管芯的所述背侧表面面向所述堆叠管芯的所述有源表面）定向。与引线接合的堆叠管芯和PoP配置相比，这样的配置提供了改进的Z高度和X-Y形状因子。然而，包含TSV显著增加了主管芯的成本和复杂性。堆叠管芯的又一配置包括倒装芯片安装到封装基板的第一表面的主管芯，以及倒装芯片安装到封装基板的第二表面的堆叠管芯。与引线接合的堆叠管芯和PoP配置相比，这样的实施例改进了Z高度和X-Y形状因子。然而，将堆叠管芯安装到封装基板的第二表面需要在第二管芯所在的位置减少第二级互连的数量。附图说明图1A是根据一个实施例的具有第一管芯及与所述第一管芯呈面对面定向的多个堆叠管芯的电子封装的横截面图示。图1B是根据一个实施例的图1A中的电子封装沿线B-B'的平面图图示。图2是根据一个实施例的具有第一管芯及多个堆叠管芯的电子封装的横截面图示，其中封装基板包含腔。图3是根据一个实施例的具有第一管芯和多个堆叠管芯的电子封装的横截面图示，其中封装基板包含通孔。图4A是根据一个实施例的具有第一管芯和多个堆叠管芯的电子封装的横截面图示，其中电子封装是晶片级芯片尺度封装（WLCSP）。图4B是根据一个实施例的在WLCSP中具有第一管芯和多个堆叠管芯的电子封装的横截面图示，其中堆叠管芯中的一个延伸出模制层。图5A是根据一个实施例的在扇出封装中具有第一管芯和多个堆叠管芯的电子封装的横截面图示。图5B是根据一个实施例的在扇出封装中具有第一管芯和多个堆叠管芯的电子封装的横截面图示，其中堆叠管芯之一延伸出模制层。图5C是根据一个实施例的具有第一管芯及多个堆叠管芯的电子封装的横截面图示，其中所述堆叠管芯包括重分布层。图6A是根据一个实施例的具有第一管芯及多个堆叠管芯的电子封装的横截面图示，其中所述堆叠管芯中的一个包含TSV。图6B是根据附加实施例的具有第一管芯及多个堆叠管芯的电子封装的横截面图示，其中所述堆叠管芯中的一个包含TSV。图6C是根据附加实施例的具有第一管芯及多个堆叠管芯的电子封装的横截面图示，其中所述堆叠管芯中的多于一个包含TSV。图7A是根据一个实施例的晶片的平面图图示和晶片上的第一管芯的放大透视图。图7B是根据一个实施例的用于将第二管芯安装到第一管芯上的过程的透视图。图7C是根据一个实施例的用于将第三管芯安装到第一管芯上的过程的透视图。图7D是根据一个实施例的图7C中的电子封装的横截面视图。图8是根据一个实施例构建的计算设备的示意图。具体实施方式本文描述了具有堆叠管芯的电子封装和形成堆叠管芯封装的方法。在以下描述中，将使用本领域技术人员通常采用的术语来描述说明性实现的各个方面，以向本领域其他技术人员传达其工作的实质。然而，对于本领域技术人员来说，显然本专利技术可以仅利用所描述的方面中的一些来实施。为了解释的目的，阐述了具体的数字、材料和配置，以便提供对说明性实现的透彻理解。然而，对于本领域技术人员来说，显然可以在没有这些具体细节的情况下实施本专利技术。在其它实例中，省略或简化了公知的特征，以免混淆说明性实现。各种操作将以最有助于理解本专利技术的方式依次描述为多个分立的操作，然而，描述的顺序不应被解释为暗示这些操作必须是顺序相关的。特别地，这些操作不需要以呈现的顺序来执行。如上所述，朝向增加的功能性的驱动已经需要将多个管芯通信地耦合在一起。然而，这已经导致了这样的电子封装的形状因子的增加。因此，本文描述的实施例包括以面对面配置封装的多个管芯。如本文所使用的，面对面可以指第一管芯的有源表面被定向成使得它面向第二管芯的有源表面。在一个实施例中，可以通过将管芯焊盘作为凸起放置在第一管芯的边缘上来实现面对面配置。第一管芯的内表面区域可以是禁用（keepout）区带。附加管芯可堆叠于所述禁用区带的周界内。可以用重分布层中的柱或导电特征形成从第一管芯到第二级互连的附接。因此，实施例允许倒装芯片配置、晶片级芯片尺度封装（WLCSP）配置、扇出配置等。现在参考图1A，根据一个实施例，示出了电子封装100的横截面图示。在一个实施例中，电子封装100可以包括多个堆叠管芯。在一个实施例中，第一管芯110可以倒装芯片安装到封装基板170。第一管芯110的第一表面111可以被定向为使得第一表面111面向封装基板170。在一个实施例中，第一表面111可被称为第一管芯110的有源表面。例如，有源特征（例如，晶体管等）可以形成为接近第一管芯110的第一表面111。在一个实施例中，封装基板170可以包括电耦合到第一管芯110的第二级互连（SLI）172。在一个实施例中，第一管芯110可以通过导电柱112和焊料凸起113电耦合到封装基板170。在一个实施例中，导电柱112可从第一管芯110的第一表面111延伸出。在一个实施例中，导电柱112可具有足以允许一个或多个管芯堆叠在第一管芯110的第一表面111与封装基板170之间的高度H。例如，在图1A中，第二管芯120、第三管芯130及第四管芯140堆叠于第一管芯110与封装基板170之间。在一个实施例中，导电柱112可具有20μm或更大、50μm或更大、或100μm或更大的高度H。在一个实施例中，导电柱112可以是高纵横比导电柱。例如，导电柱112可以具有2:1或更大、3:1或更大、或5:1或更大的高度：宽度纵横比。在一个实施例中，导电柱112可以是任何合适的导电材料。例如，导电柱112可以是铜等。在一个实施例中，堆叠在第一管芯110和封装基板170之间的一个或多个本文档来自技高网...
【技术保护点】
1.一种电子封装，包括：/n第一管芯，其中，所述第一管芯包括从所述第一管芯的第一表面延伸出的多个第一导电互连，并且其中，所述第一管芯包括禁用区带；以及/n第二管芯，其中，所述第二管芯完全位于所述第一管芯的所述禁用区带的周界内，并且其中，所述第二管芯的第一表面面向所述第一管芯的所述第一表面。/n
【技术特征摘要】
【国外来华专利技术】20180629 US 16/0247001.一种电子封装，包括：
第一管芯，其中，所述第一管芯包括从所述第一管芯的第一表面延伸出的多个第一导电互连，并且其中，所述第一管芯包括禁用区带；以及
第二管芯，其中，所述第二管芯完全位于所述第一管芯的所述禁用区带的周界内，并且其中，所述第二管芯的第一表面面向所述第一管芯的所述第一表面。
2.根据权利要求1所述的电子封装，其中，所述导电互连具有大于所述第二管芯的厚度的高度。
3.根据权利要求1或2所述的电子封装，其中，所述导电互连具有3:1或更大的纵横比。
4.根据权利要求1或2所述的电子封装，其中，所述第二管芯通过焊料凸起电耦合到所述第一管芯。
5.根据权利要求1或2所述的电子封装，其中，所述第一管芯的所述第一表面包括有源器件，并且其中，所述第二管芯的所述第一表面包括有源器件。
6.根据权利要求1或2所述的电子封装，还包括：
第三管芯，其中，所述第三管芯完全在所述第一管芯的所述禁用区带的周界内，并且其中，所述第三管芯包括从所述第三管芯的第一表面延伸出的多个柱，其中，从所述第三管芯的第一表面延伸出的所述多个柱将所述第三管芯电耦合到所述第一管芯。
7.根据权利要求6所述的电子封装，其中，所述第二管芯位于所述第一管芯的所述第一表面与所述第三管芯的所述第一表面之间。
8.根据权利要求7所述的电子封装，其中，所述第三管芯包括禁用区带，并且其中，所述第二管芯位于所述第三管芯的所述禁用区带上方。
9.根据权利要求8所述的电子封装，其中，所述第二管芯完全位于所述第三管芯的所述禁用区带的周界内。
10.根据权利要求8所述的电子封装，其中，所述第二管芯的一部分位于所述第三管芯的所述禁用区带上方。
11.根据权利要求1或2所述的电子封装，还包括：
封装基板，所述封装基板通过所述多个导电互连电耦合到所述第一管芯。
12.根据权利要求11所述的电子封装，其中，所述封装基板包括在所述第一管芯的所述禁用区带的所述周界内的凹部。
13.根据权利要求11所述的电子封装，其中，所述封装基板包括在所述第一管芯的所述禁用区带的所述周界内完全穿过所述封装基板的开口。
14.根据权利要求1或2所述的电子封装，还包...
【专利技术属性】
技术研发人员：R·桑克曼，S·贾内桑，B·韦德哈斯，T·瓦纳，L·克泽尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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