一种抗双节点翻转的锁存器制造技术

本发明专利技术提供一种抗双节点翻转的锁存器，包括四个由堆叠的三个PMOS和一个NMOS晶体管或三个NMOS和一个PMOS晶体管组成的互锁分支电路，用于生成每个互锁分支电路的控制信号的两个双输入穆勒单元和一个防止软错误从存储单元传播的三输入穆勒单元，并利用传输门使输入信号直接驱动输出节点，从而有效减小传播延迟。为避免存储节点完全同步改变数据，每个支路的从VDD到地的漏电流路径由两输入穆勒单元的两个输出节点和一个输入节点控制。当该两个二输入穆勒单元的四个输入节点改变数据时，由于其固有延迟，三个不同存储节点的变化过程不完全同步。因此，本发明专利技术的锁存器切断了从VDD到地的导电路径，从而大大降低了占据总动态功耗很大一部分的四个互锁支路的短路电流。

【技术实现步骤摘要】
一种抗双节点翻转的锁存器
本专利技术涉及半导体
，特别是涉及一种抗双节点翻转的锁存器。
技术介绍
集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应带来的软错误。例如，当单个高能粒子如质子或α粒子等穿过芯片时，会在芯片中产生大量的电子空穴对，这些电子空穴对会形成瞬态电流，当芯片的尺寸越来越小时，这些由单粒子引起的瞬态电流可能会造成电路的逻辑状态翻转，从而产生软错误。然而工艺越先进，逻辑电路关键节点电容更低，由于电荷分享效应，更易遭受单粒子双节点翻转(SEDU)。近些年提出的一些抗双节点翻转(SEDU)的锁存器，然而其所需要的面积、功耗、延迟综合开销(APDP)较大，因此，需要提出一种抗双节点翻转并且APDP较小的锁存器。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种抗双节点翻转的锁存器，用于解决现有技术中抗双节点翻转的锁存器的面积、功耗、延迟的综合开销大的问题。为实现上述目的及其他相关目的，本专利技术提供一种抗双节点翻转的锁存器，至少包括：<本文档来自技高网...

【技术保护点】
1.一种抗双节点翻转的锁存器，其特征在于，至少包括：/n由第一至第四分支电路组成的互锁结构；其中所述第一、第二分支电路分别由一个PMOS和三个NMOS串联而成；所述第三、第四分支电路分别由三个PMOS和一个NMOS串联而成；/n所述第一分支电路中的所述PMOS为第一PMOS，所述三个NMOS为第二至第四NMOS，并且所述第一PMOS、第四NMOS、第三NMOS和第二NMOS依次首尾串联；/n所述第二分支电路中的所述PMOS为第五PMOS，所述三个NMOS为第六至第八NMOS，并且所述第五PMOS、第八NMOS、第七NMOS和第六NMOS依次首尾串联；/n所述第三分支电路中的所述三个PMOS为第...

【技术特征摘要】
1.一种抗双节点翻转的锁存器，其特征在于，至少包括：
由第一至第四分支电路组成的互锁结构；其中所述第一、第二分支电路分别由一个PMOS和三个NMOS串联而成；所述第三、第四分支电路分别由三个PMOS和一个NMOS串联而成；
所述第一分支电路中的所述PMOS为第一PMOS，所述三个NMOS为第二至第四NMOS，并且所述第一PMOS、第四NMOS、第三NMOS和第二NMOS依次首尾串联；
所述第二分支电路中的所述PMOS为第五PMOS，所述三个NMOS为第六至第八NMOS，并且所述第五PMOS、第八NMOS、第七NMOS和第六NMOS依次首尾串联；
所述第三分支电路中的所述三个PMOS为第六至第八PMOS，所述NMOS为第五NMOS，并且所述第六至第八PMOS、第五NMOS依次首尾串联；
所述第四分支电路中的所述三个PMOS为第二至第四PMOS，所述NMOS为第一NMOS，并且所述第二至第四PMOS、第一NMOS依次首尾串联；
所述第一PMOS源极、第五PMOS源极、第六PMOS源极以及所述第二PMOS源极分别连接电源电压VDD；所述第二NMOS源极、第六NMOS源极、第五NMOS源极以及所述第一NMOS源极分别接地；
所述第一PMOS的栅极、第三NMOS的栅极、所述第八NMOS的源极以及第七NMOS的漏极相互连接，其连接点形成存储节点C1；所述第四NMOS的源极、第三NMOS的漏极、第五PMOS的栅极第七NMOS的栅极相互连接，其连接点形成存储节点C2；所述第二NMOS的栅极、第八NMOS的栅极、第八PMOS的栅极、第二PMOS的栅极相互连接，其连接点形成存储节点C3；所述第七PMOS的栅极、第五NMOS的栅极、第三PMOS的漏极、第四PMOS的源极相互连接，其连接点形成存储节点C4；所述第七PMOS的漏极、第八PMOS的源极、第三PMOS的栅极、第一NMOS的栅极相互连接，其连接点形成存储节点C5；所述第四NMOS的栅极、第六NMOS的栅极、第六PMOS的栅极、第四PMOS的栅极相互连接，其连接点形成存储节点C6；
分别设有第一、第二输入端、输出端的第一、第二穆勒单元；所述第一穆勒单元的第一输入端连接所述存储节点C1；所述第一穆勒单元的第二输入端连接所述存储节点C5；所述第一穆勒单元的输出端连接所述存储节点C6；所述第二穆勒单元的第一输入端连接所述存储节点C2；所述第二穆勒单元的第二输入端连接所述存储节点C4；所述第二穆勒单元的输出端连接所述存储节点C3。


2.根据权利要求1所述的抗双节点翻转的锁存器，其特征在于：抗双节点翻转的锁存器还包括：第一至第五传输门，其中所述第一至第三传输门的输入端连接数据输入信号D，所述数据输入信号D经反相器连接至所述第四、第五传输门的数据输入端；所述第一传输门的输出端连接所述存储节点C1，所述第二传输门的输出端连接所述存储节点C5，所述传输门的输出端连接输出节点Q；所述第四传输门的输出端连接所述存储节点C2，所述第五传输门的输出端连接所述存储节点C4。


3.根据权利要求2所述的抗双节点翻转的锁存器，其特征在于：所述第一至第五传输门分别设有第一、第二时钟端；其中所述第一至第五传输门的第一时钟端连接第一时钟信号CLK；所述第一至第五传输门的第二时钟端连接第二时钟信号CLKB，所述第一时钟信号CLK与所述第二时钟信号CLKB互为反相信号。


4.根据权利要求3所述的抗双节点翻转的锁存器，其特征在于：所述抗双节点翻转的锁存器还包括第...

【专利技术属性】
技术研发人员：张海能，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31