一种延时电路、方法、防止信号误触发电路和集成电路技术

本发明专利技术实施例公开了一种延时电路、方法、防止信号误触发电路和集成电路，其中，延时电路包括：上升沿延时电路和下降沿延时电路；所述上升沿延时电路采用组合逻辑电路，用于对输入信号的上升沿进行延时；所述下降沿延时电路采用组合逻辑电路，用于对输入信号的下降沿进行延时。本发明专利技术实施例的技术方案中延时电路不使用寄存器，只使用最基本的组合逻辑电路就能达到现有模拟、数字延时方法同等的延时效果，而且与现有模拟、数字延时方法相比，本发明专利技术实施例的技术方案中延时电路所需芯片面积小，成本低，降低了芯片功耗低，契合目前集成电路精密化、小型化的发展趋势，适宜推广应用。

【技术实现步骤摘要】
一种延时电路、方法、防止信号误触发电路和集成电路
本专利技术实施例涉及电子电路领域，尤其涉及一种延时电路、方法、防止信号误触发电路和集成电路。
技术介绍
信号的完整性对于集成电路正常工作至关重要。信号在传输的过程中，会受到来自其他信号或者环境的干扰，导致信号失真。例如：在开关电源的环境下，按照半桥方式连接的两个功率管在导通和关断的状态之间高速切换，如图1a至图1f所示。这样的切换导致在半桥的输出点VSW，通常是电感的接入点，产生高速变化的电压。电压变化的幅度是输入电压VIN和地GND之间，变化速度在纳秒(ns)级别。这样大幅高速变化的信号，很容易通过电路板上的寄生电容的耦合，影响到附近的其它信号。受影响的信号会产生短时脉冲，也就是“毛刺”，并误触发其控制的电路。例如：如果产生“毛刺”的信号是一个电路使能信号，变低的“毛刺”会导致该电路停止工作。所以，在接收信号时，必须要过滤短时脉冲以防止信号误触发。目前，过滤“毛刺”通常的做法是增加延时电路。如果信号的变化是小于规定时间，这种变化就被忽略掉。大于该时间的变化才会被识别为真实的变化，并做进一步处理。实现延时的方法可以分为模拟和数字两种。模拟的方法就是使用低通滤波器，如图2所示。电阻和电容的组成的低通滤波器可以有效的把输入信号的瞬时变化过滤掉。延时的时间越长，能够过滤的“毛刺”宽度越长，发生误触发的可能性越低，但是所需要的电阻和电容的面积也越大。例如：在0.18um的工艺下过滤掉1us的“毛刺”，需要的电阻和电容约为1MΩ和2pF，版图所占面积约1600um^2(不包含连接所需的走线，隔离环，以及符合设计规范的安全间距等)。数字的方法是使用逻辑电路。最常用的办法是通过寄存器实现，如图3a和图3b中所示的基于D触发器的实现方式。图3a和图3b分别对输入信号IN的上升沿和下降沿进行延时。在50％占空比的时钟CLK下，延时的时间为0.5～1.5倍的CLK周期。例如：时钟周期要至少2us，才能够过滤掉1us的“毛刺”。如果时钟周期小于该最低值，可以通过分频电路达到所需的周期。由于数字方法依赖时钟电路，所以更适用于有时钟的系统，例如：开关电源等。在0.18um的工艺下，实现该电路的面积约为650um^2(不包含连接所需的走线，隔离环，以及符合设计规范的安全间距等)。此外，该面积也不包含时钟电路所需要面积。综上，无论是模拟还是数字实现延时的方法所需芯片面积均较大，数字实现延时的方法还均需使用寄存器，占用过多芯片宝贵的面积资源，不仅成本高，而且由于芯片面积与功耗成正比关系，所以也造成功耗浪费。以上问题亟待解决。
技术实现思路
为解决相关技术问题，本专利技术提供一种延时电路、方法、防止信号误触发电路和集成电路，来解决以上
技术介绍
部分提到的问题。为实现上述目的，本专利技术实施例采用如下技术方案：第一方面，本专利技术实施例提供了一种延时电路，包括：上升沿延时电路和下降沿延时电路；其中，所述上升沿延时电路采用组合逻辑电路，用于对输入信号的上升沿进行延时；所述下降沿延时电路采用组合逻辑电路，用于对输入信号的下降沿进行延时。进一步的，所述上升沿延时电路包括：第一与非门、第二与非门、第三上升沿延时用非门、第四与非门、第五与非门、第六上升沿延时用非门、第七与非门、第八与非门、第九上升沿延时用非门；其中，所述第一与非门的第一输入端接输入信号，第一与非门的输出连接到第三上升沿延时用非门的输入端和第二与非门的第一输入端，第三上升沿延时用非门的输出连接到第四与非门的第一输入端，第四与非门的输出连接到第六上升沿延时用非门的输入端和第五与非门的第一输入端；第五与非门的输出连接到第二与非门的第二输入端和第四与非门的第二输入端，第六上升沿延时用非门的输出连接到第七与非门的第一输入端，第七与非门的输出连接到第九上升沿延时用非门的输入端和第八与非门的第一输入端，第八与非门的输出连接到第五与非门的第二输入端和第七与非门的第二输入端，时钟信号(CLK)连接到第八与非门的第二输入端，第九上升沿延时用非门的输出连接到电路最终输出端。进一步的，所述下降沿延时电路包括：第一或非门、第二或非门、第三下降沿延时用非门、第四或非门、第五或非门、第六下降沿延时用非门、第七或非门、第八或非门、第九下降沿延时用非门；其中，所述第一或非门的第一输入端接输入信号，第一或非门的输出连接到第三下降沿延时用非门的输入端和第二或非门的第一输入端，第三下降沿延时用非门的输出连接到第四或非门的第一输入端，第四或非门的输出连接到第六下降沿延时用非门的输入端和第五或非门的第一输入端；第五或非门的输出连接到第二或非门的第二输入端和第四或非门的第二输入端，第六下降沿延时用非门的输出连接到第七或非门的第一输入端，第七或非门的输出连接到第九下降沿延时用非门的输入端和第八或非门的第一输入端，第八或非门的输出连接到第五或非门的第二输入端和第七或非门的第二输入端，时钟信号(CLK)连接到第八或非门的第二输入端，第九下降沿延时用非门的输出连接到电路最终输出端。进一步的，所述上升沿延时电路中第五与非门的输出不经过任何其它逻辑门，直接连接到第四与非门的相应输入端，然后，第二与非门和第四与非门的相应的输入端再相连；所述上升沿延时电路中第八与非门的输出不经过任何其它逻辑门，直接连接到第七与非门的相应输入端，然后，第五与非门和第七与非门的相应的输入端再相连。进一步的，所述下降沿延时电路中第五或非门的输出不经过任何其它逻辑门，直接连接到第四或非门的相应输入端，然后，第二或非门和第四或非门的相应的输入端再相连；所述下降沿延时电路中第八或非门的输出不经过任何其它逻辑门，直接连接到第七或非门的相应输入端，然后，第五或非门和第七或非门的相应的输入端再相连。第二方面，本专利技术实施例还提供了一种延时方法，包括：通过上述实施例提供的上升沿延时电路对输入信号的上升沿进行延时，过程如下：当输入信号IN为0时，第一与非门无需判断第二与非门的输出V2的状态，第一与非门的输出V1直接为1，第三上升沿延时用非门的输出V3随即变为0；第四与非门无需判断第五与非门的输出V5的状态，第四与非门的输出V4直接为1；第六上升沿延时用非门的输出V6随即变为0；第七与非门无需判断第八与非门的输出V8的状态，第七与非门的输出V7直接为1，第九上升沿延时用非门的输出即电路最终输出端OUT的输出变为0；当输入信号IN由0变1之后，第一与非门的输出V1保持1不变，直到控制时钟信号变成0，则第一与非门的输出V1才能够由1变成0，随之第三上升沿延时用非门的输出V3变成1；第四与非门的输出V4保持1不变，直到控制时钟信号变成1，则第四与非门的输出V4才能够由1变成0，随之第六上升沿延时用非门的输出V6变成1；第七与非门的输出V7保持1不变，直到控制时钟信号再次变成0，则第七与非门的输出V7才能够由1变成0，随之电路最终输出端OUT变为1。进一步的，所述延时方法还包括：通过上述实施例提供的下降沿延时电路对输入信号的下降沿进行延时，过程如下：<本文档来自技高网...

【技术保护点】
1.一种延时电路，其特征在于，包括：上升沿延时电路和下降沿延时电路；其中，所述上升沿延时电路采用组合逻辑电路，用于对输入信号的上升沿进行延时；所述下降沿延时电路采用组合逻辑电路，用于对输入信号的下降沿进行延时。/n

【技术特征摘要】
1.一种延时电路，其特征在于，包括：上升沿延时电路和下降沿延时电路；其中，所述上升沿延时电路采用组合逻辑电路，用于对输入信号的上升沿进行延时；所述下降沿延时电路采用组合逻辑电路，用于对输入信号的下降沿进行延时。


2.根据权利要求1所述的延时电路，其特征在于，所述上升沿延时电路包括：第一与非门、第二与非门、第三上升沿延时用非门、第四与非门、第五与非门、第六上升沿延时用非门、第七与非门、第八与非门、第九上升沿延时用非门；其中，
所述第一与非门的第一输入端接输入信号，第一与非门的输出连接到第三上升沿延时用非门的输入端和第二与非门的第一输入端，第三上升沿延时用非门的输出连接到第四与非门的第一输入端，第四与非门的输出连接到第六上升沿延时用非门的输入端和第五与非门的第一输入端；第五与非门的输出连接到第二与非门的第二输入端和第四与非门的第二输入端，第六上升沿延时用非门的输出连接到第七与非门的第一输入端，第七与非门的输出连接到第九上升沿延时用非门的输入端和第八与非门的第一输入端，第八与非门的输出连接到第五与非门的第二输入端和第七与非门的第二输入端，时钟信号(CLK)连接到第八与非门的第二输入端，第九上升沿延时用非门的输出连接到电路最终输出端。


3.根据权利要求1或2任一项所述的延时电路，其特征在于，所述下降沿延时电路包括：第一或非门、第二或非门、第三下降沿延时用非门、第四或非门、第五或非门、第六下降沿延时用非门、第七或非门、第八或非门、第九下降沿延时用非门；其中，
所述第一或非门的第一输入端接输入信号，第一或非门的输出连接到第三下降沿延时用非门的输入端和第二或非门的第一输入端，第三下降沿延时用非门的输出连接到第四或非门的第一输入端，第四或非门的输出连接到第六下降沿延时用非门的输入端和第五或非门的第一输入端；第五或非门的输出连接到第二或非门的第二输入端和第四或非门的第二输入端，第六下降沿延时用非门的输出连接到第七或非门的第一输入端，第七或非门的输出连接到第九下降沿延时用非门的输入端和第八或非门的第一输入端，第八或非门的输出连接到第五或非门的第二输入端和第七或非门的第二输入端，时钟信号(CLK)连接到第八或非门的第二输入端，第九下降沿延时用非门的输出连接到电路最终输出端。


4.根据权利要求2所述的延时电路，其特征在于，所述上升沿延时电路中第五与非门的输出不经过任何其它逻辑门，直接连接到第四与非门的相应输入端，然后，第二与非门和第四与非门的相应的输入端再相连；所述上升沿延时电路中第八与非门的输出不经过任何其它逻辑门，直接连接到第七与非门的相应输入端，然后，第五与非门和第七与非门的相应的输入端再相连。


5.根据权利要求3所述的延时电路，其特征在于，所述下降沿延时电路中第五或非门的输出不经过任何其它逻辑门，直接连接到第四或非门的相应输入端，然后，第二或非门和第四或非门的相应的输入端...

【专利技术属性】
技术研发人员：李征，朱伟东，
申请(专利权)人：江苏应能微电子有限公司，
类型：发明
国别省市：江苏;32