一种用于高速串行收发器的时钟相位对齐方法及电路技术

一种用于高速串行收发器的时钟相位对齐方法及电路。方法包括步骤1：在N个参考时钟信号周期内，对待处理通道的并行时钟信号采样，以获取N个采样结果，采样结果为第一数值或第二数值，N>1；步骤2：根据N个采样结果中第一数值的个数，确定计数结果；步骤3：多次调整并行时钟信号的相位，并在每次调整后重复步骤1和步骤2，以获得数值从0到N的多个计数结果；步骤4：绘制延迟时间与对应的计数结果的关系曲线；步骤5：根据关系曲线的上升沿或下降沿对应的延迟时间，对并行时钟信号进行相位调整；步骤6：对其他待处理的通道重复步骤1至步骤5。本发明专利技术提供的方案资源消耗少、精度高，且各个通道在对齐完成后仍能灵活地按需要来调节延时。

【技术实现步骤摘要】
一种用于高速串行收发器的时钟相位对齐方法及电路
本专利技术涉及高速串行收发器领域，特别涉及一种用于高速串行收发器的时钟相位对齐方法及电路。
技术介绍
FPGA是数字电路的集大成者，通过其数量庞大的通用输入输出管脚，可以产生多种多样的数字脉冲。然而FPGA全局时钟速度的限制，这种直接的脉冲产生方式的时钟速度长期以来被限制在400MHz到500MHz以下。随着时钟速度超过1GHz的高速脉冲的应用领域越来越广，为了产生这样的高速脉冲，人们把目光瞄准了与FPGA集成的高速串行收发器。参考图1所示，为一种多通道高速串行收发器的结构示意图。高速串行收发器在发送方把并行的数据以更高的时钟速度逐比特串行发送出去，在接收方逐比特接收后再转成并行数据，这大大提高了通信速率。目前，集成于FPGA芯片的高速串行收发器的速度和通道数均得到了大幅度的提升。以赛灵思公司的产品为例，其高端的FPGA芯片，如ultrascale系列，已经能提供超过100通道的线速率达到32.75Gb/s的GTY收发器，而超过10G/s的多通道GTX收发器也已在其许多较低端的产品上普及。另外，现在的高速串行收发器都集成了相位内插，可以达到皮秒级的调节精度。高速和多通道的特性配合上FPGA高适应性的特点，让集成于FPGA的高速串行收发器在数据通信之外越来越多的领域得到应用。高速串行收发器的数据发送端的核心部分是高速的并串转换器，它将编码后的并行数据串化后发送出去。并串转换器分为并行输入侧和串行输出侧，两侧时钟分别为并行时钟信号(XCLK)和串行时钟信号(SCLK)。SCLK一般是由低频的时钟信号(REFCLK)通过锁相环(PLL)倍频得到。由于SCLK一般频率很高，通常不能在多个高速串行收发器之间共享，而是各自独立使用。XCLK一般是SCLK的分频，它们之间有确定的相位关系。除了SCLK和XCLK，每个高速串行收发器通常还有一个时钟信号(TXUSRCLK2)，也是由REFCLK通过类似于PLL的时钟管理单元产生，用于向高速串行收发器传输并行数据。由于隔了多个PLL，并且每个PLL不是同时锁定的，其中的分频器也不是同时开始工作的，所以不同通道之间的XCLK之间会在上电的时候出现随机的相位差。对于通常的串行通信来说，每个通道可以是独立工作的，上述的随机相位差并不是问题。然而高速脉冲产生领域通常需要把多个通道的脉冲以某种形式叠加到一起，这就需要解决多个通道之间的相位对齐问题，使各个通道之间的时间偏差满足非常严格的限制。例如在高速量子密钥分发实验中，需要用到多个高速串行收发器来产生多个通道的高速脉冲码型分别驱动多个激光器或者电光调制器后经合束得到多幅度和多相位调制的光信号，或者把多个高速串行收发器产生的高速脉冲信号先合成一个多幅度电脉冲信号，再去驱动一个激光器或者电光调制器。在超过1GHz重复频率的量子密钥分发系统中，各个参与的串行收发器通道之间的时间偏差不能超过10ps。但是现有的相位对齐方法仍存在一些缺陷。例如，赛灵思公司为其生产的FPGA提供了内置的多通道自动对齐功能，此功能将所有通道的XCLK强制对齐上升沿，但是其对齐精度较差并且无法灵活的按照需要调节各个通道之间的相位差。H.BXie等人提出了一种利用时间数字转换器(TimetoDigitalConverter，TDC)来实现多通道对齐的方案。此方案首先用FPGA内逻辑资源搭建一个高精度的TDC,然后用此TDC测量出每个通道和主通道的时间差，再通过相位内插器移动各个通道的相位，补偿此时间差。此方案精度较高，但是需要在FPGA中实现高精度的TDC，实现较为复杂，占用资源较多。可以看出，如何提供一种资源消耗少、精度高、部署简单，且各个通道在对齐完成后仍然能够灵活地按照需要来调节延时的相位对齐电路，已经成为本领域一个亟待解决的技术问题。
技术实现思路
本专利技术的目的是提供一种用于高速串行收发器的时钟相位对齐方法及电路，以减少资源消耗、提高对齐精度、降低部署难度，且使得各个通道在对齐完成后仍然能够灵活地按照需要来调节延时。为达到上述目的，本专利技术提供一种用于高速串行收发器的时钟相位对齐方法，包括：步骤1：在N个参考时钟信号周期内，对所述高速串行收发器的其中一个待处理通道的并行时钟信号进行采样，以获取N个采样结果，所述采样结果为第一数值或第二数值，所述参考时钟信号与所述并行时钟信号为同源时钟信号，且所述参考时钟信号周期为所述并行时钟信号周期的整数倍，N>1；步骤2：根据所述N个采样结果中第一数值的个数，确定计数结果；步骤3：多次调整所述并行时钟信号的相位，从而给所述并行时钟信号附加不同的延迟时间，并在每次调整后重复步骤1和步骤2，以获得数值从0到N的多个计数结果，每次调整对应不同的延迟时间；步骤4：绘制所述延迟时间与对应的计数结果的关系曲线；步骤5：根据所述关系曲线的上升沿或下降沿对应的延迟时间，对所述并行时钟信号进行相位调整，以使所述通道的并行时钟信号的上升沿与所述参考时钟信号的上升沿对齐；步骤6：对其他待处理的通道重复步骤1至步骤5，以将各个通道的并行时钟信号的上升沿对齐。在一实施方式中，在步骤1之前，还包括：判断所述通道的并行时钟信号与高速串行收发器内的数据编码电路的时钟信号之间是否存在缓冲区；当存在缓冲区时，调整所述并行时钟信号的相位，直至所述缓冲区的半满指示位的数值第一次由0变为1。在一实施方式中，选择所述关系曲线的上升沿或下降沿的中点对应的延迟时间，对所述并行时钟信号进行相位调整。在一实施方式中，通过线性拟合或者样条拟合，确定所述关系曲线的上升沿或下降沿对应的延迟时间。在一实施方式中，在每次完成步骤2之后，将所述计数结果清零。在另一实施方式中，在步骤6之后，还包括：确定各个通道之间的固定延迟时间差，并在每次上电时，根据所述固定延迟时间差，对各个通道的并行时钟信号进行相位调整，以将所述固定延迟时间差去除；或者对各个通道的输出脉冲信号重复步骤1至步骤5，以将所述固定延迟时间差去除。本专利技术还提供一种用于高速串行收发器的时钟相位对齐电路，包括：第一D触发器，用于在参考时钟信号的驱动下，对所述高速串行收发器的其中一个待处理通道的并行时钟信号进行采样，并将采样结果输出，以及用于消除亚稳态，所述采样结果为第一数值或第二数值，所述参考时钟信号与所述并行时钟信号为同源时钟信号，且所述参考时钟信号周期为所述并行时钟信号周期的整数倍；计数器，与所述第一D触发器电性连接，用于接收所述第一D触发器在N个参考时钟信号周期内得到的N个采样结果，并确定所述N个采样结果中第一数值的个数，输出计数结果；移相器，用于多次调整所述并行时钟信号的相位，从而给所述并行时钟信号附加不同的延迟时间，以使所述计数器输出数值从0到N的多个计数结果，以及用于在得到延迟时间与对应的计数结果的关系曲线后，根据所述关系曲线的上升沿或下降沿对应的延迟时间，对所述并行时钟信号进行相位调整，以使所述本文档来自技高网...

【技术保护点】
1.一种用于高速串行收发器的时钟相位对齐方法，其特征在于，包括：/n步骤1：在N个参考时钟信号周期内，对所述高速串行收发器的其中一个待处理通道的并行时钟信号进行采样，以获取N个采样结果，所述采样结果为第一数值或第二数值，所述参考时钟信号与所述并行时钟信号为同源时钟信号，且所述参考时钟信号周期为所述并行时钟信号周期的整数倍，N>1；/n步骤2：根据所述N个采样结果中第一数值的个数，确定计数结果；/n步骤3：多次调整所述并行时钟信号的相位，从而给所述并行时钟信号附加不同的延迟时间，并在每次调整后重复步骤1和步骤2，以获得数值从0到N的多个计数结果，每次调整对应不同的延迟时间；/n步骤4：绘制所述延迟时间与对应的计数结果的关系曲线；/n步骤5：根据所述关系曲线的上升沿或下降沿对应的延迟时间，对所述并行时钟信号进行相位调整，以使所述通道的并行时钟信号的上升沿与所述参考时钟信号的上升沿对齐；/n步骤6：对其他待处理的通道重复步骤1至步骤5，以将各个通道的并行时钟信号的上升沿对齐。/n

【技术特征摘要】
1.一种用于高速串行收发器的时钟相位对齐方法，其特征在于，包括：
步骤1：在N个参考时钟信号周期内，对所述高速串行收发器的其中一个待处理通道的并行时钟信号进行采样，以获取N个采样结果，所述采样结果为第一数值或第二数值，所述参考时钟信号与所述并行时钟信号为同源时钟信号，且所述参考时钟信号周期为所述并行时钟信号周期的整数倍，N>1；
步骤2：根据所述N个采样结果中第一数值的个数，确定计数结果；
步骤3：多次调整所述并行时钟信号的相位，从而给所述并行时钟信号附加不同的延迟时间，并在每次调整后重复步骤1和步骤2，以获得数值从0到N的多个计数结果，每次调整对应不同的延迟时间；
步骤4：绘制所述延迟时间与对应的计数结果的关系曲线；
步骤5：根据所述关系曲线的上升沿或下降沿对应的延迟时间，对所述并行时钟信号进行相位调整，以使所述通道的并行时钟信号的上升沿与所述参考时钟信号的上升沿对齐；
步骤6：对其他待处理的通道重复步骤1至步骤5，以将各个通道的并行时钟信号的上升沿对齐。


2.根据权利要求1所述的方法，其特征在于，在步骤1之前，还包括：
判断所述通道的并行时钟信号与高速串行收发器内的数据编码电路的时钟信号之间是否存在缓冲区；
当存在缓冲区时，调整所述并行时钟信号的相位，直至所述缓冲区的半满指示位的数值第一次由0变为1。


3.根据权利要求1所述的方法，其特征在于，在步骤6之后，还包括：
确定各个通道之间的固定延迟时间差，并在每次上电时，根据所述固定延迟时间差，对各个通道的并行时钟信号进行相位调整，以将所述固定延迟时间差去除；
或者对各个通道的输出脉冲信号重复步骤1至步骤5，以将所述固定延迟时间差去除。


4.根据权利要求1所述的方法，其特征在于，选择所述关系曲线的上升沿或下降沿的中点对应的延迟时间，对所述并行时钟信号进行相位调整。


5....

【专利技术属性】
技术研发人员：江晓，闵浩，廖胜凯，彭承志，潘建伟，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：安徽;34