一种延迟电路、方法、延迟链及芯片技术

本发明专利技术实施例提供一种延迟电路、方法、延迟链及芯片，延迟电路包括：信号接收模块、RS触发模块、毛刺消除模块和延迟模块。本发明专利技术实施例将使能信号经过信号接收模块处理后，得到作为RS触发模块输入的第一输出信号和第二输出信号，通过RS触发模块的触发逻辑得到第三输出信号和第四输出信号，然后将第三输出信号经过毛刺消除模块延时得到第五输出信号，则第五输出信号比第四输出信号有延迟，避免出现第五输出信号早于第四输出信号变为高电平的现象发生，使得延迟模块中不会因为第五输出信号早于第四输出信号变为高电平而出现毛刺。

【技术实现步骤摘要】
一种延迟电路、方法、延迟链及芯片
本专利技术涉及电路
，特别是涉及一种延迟电路、方法、延迟链及芯片。
技术介绍
延迟电路被广泛应用于集成电路中，延迟电路可以使输入信号产生一定的延迟，以满足集成电路中各元器件的工作需求。随着延迟电路的发展，数值延迟链(digitalcontrolleddelaylines，DCDL)逐渐得到越来越多的应用，其是ADPLL(all-digitalPLL，全数字式锁相环)、ADDLL(all-digitalDLL，全数字延时锁定环)和SSCGs(spread-spectrumclockgenerators，扩频时钟发生器)等电路的关键组成部分。现有技术的延迟电路通常可以包括N个相同的延迟单元，N为自然数，称为N位延迟链。如图1所示，延迟电路包括2位的延迟单元，输入端为a，输出端为bo，en为控制信号，最后一级延迟单元的输出ao和b要短接。当en＝0时，信号只通过本级延迟单元，不向后传，如图1所示，en[0:1]＝00时，信号流为11所示的折线；当en＝1时，信号通过本级delaycell向后传，如图1所示，当en[0:1]＝10时，信号流为12所示的折线。然而，由于现有技术的延迟电路设计问题，导致在输出端可能产生毛刺。具体来说，在图1中，当a为高电平，en<0>的输入变化为0→1时，节点H的变化为1→0，节点I的变化为1→0，节点L的变化为0→1。节点I的变化要迟于节点L的变化，所以会出现节点L和节点I同时为1的时候，输出端bo产生一个低电平毛刺。节点H、I、L和输出bo的时序如图2所示。使得对毛刺比较敏感的电路在采用现有技术的延迟电路后无法正常工作。
技术实现思路
本专利技术实施例提供一种延迟电路、方法、延迟链及芯片，以解决延迟电路变码过程中会产生毛刺的问题。第一方面，本专利技术提供一种延迟电路，所述延迟电路包括：信号接收模块，用于接收使能信号，并根据所述使能信号得到第一输出信号、第二输出信号；RS触发模块，用于接收所述第一输出信号和所述第二输出信号，并根据所述第一输出信号和所述第二输出信号得到第三输出信号、第四输出信号；毛刺消除模块，用于接收所述第三输出信号，并将所述第三输出信号延时处理后输出第五输出信号；延迟模块，所述延迟模块包括：用于接收所述第四输出信号的第四输出信号接收端、用于接收所述第五输出信号的第五输出信号接收端、用于接收第一信号的第一级联接入端、用于接收第二信号的第二级联接入端、用于输出所述延迟电路的延迟输出信号的第一级联输出端、用于输出所述延迟电路的电路输出信号的第二级联输出端。第二方面，本专利技术提供一种延迟方法，应用于上述任意的延迟电路，该方法包括：接收使能信号，并根据所述使能信号得到第一输出信号、第二输出信号；根据所述第一输出信号和所述第二输出信号得到第三输出信号、第四输出信号；将所述第三输出信号延时处理后输出第五输出信号；根据所述第四输出信号、所述第五输出信号、及所述第一信号、所述第二信号，输出所述延迟电路的延迟输出信号和电路输出信号。第三方面，本专利技术实施例提供一种延迟链，所述延迟链包括任一所述的延迟电路。第四方面，本专利技术实施例提供一种芯片，所述芯片包括任一所述的延迟电路。相对于现有技术，本专利技术具备如下优点：本专利技术实施例提供的延迟电路中，将使能信号经过信号接收模块处理后，得到作为RS触发模块输入的第一输出信号和第二输出信号，通过RS触发模块的触发逻辑得到第三输出信号和第四输出信号，然后将第三输出信号经过毛刺消除模块延时得到第五输出信号，则第五输出信号比第四输出信号有延迟，避免出现第五输出信号早于第四输出信号变为高电平的现象发生，使得延迟模块中不会因为第五输出信号早于第四输出信号变为高电平而出现毛刺，使得本专利技术实施例的延迟电路可以应用在任意的需要延迟的电路中。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对本专利技术实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是现有技术提供的一种延迟电路的电路图；图2是现有技术提供的一种延迟电路的时序图；图3是本专利技术实施例提供的一种延迟电路的电路示意图；图4是本专利技术实施例提供的一种延迟电路的具体电路图；图5是本专利技术实施例提供的一种延迟方法的步骤流程图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。实施例一本专利技术实施例提供了一种延迟电路。图3示出了本专利技术实施例提供的所述延迟电路的电路示意图。如图3所示，该延迟电路可以包括：信号接收模块100，用于接收使能信号，并根据所述使能信号得到第一输出信号、第二输出信号。具体应用中，如图3所示，信号接收模块100可以包括使能信号接收端101，通过使能信号接收端101，信号接收模块100可以接收使能信号，使能信号具体可以是高电平信号或低电平信号。其中，第二输出信号可以与所述使能信号保持一致，即，使能信号在信号接收模块100中直通后，作为第二输出信号输出。RS触发模块200，用于接收所述第一输出信号和所述第二输出信号，并根据所述第一输出信号和所述第二输出信号得到第三输出信号、第四输出信号。具体应用中，如图3所示，信号接收模块100的两个信号输出端可以与RS触发模块200的两个输入端分别连接，使得RS触发模块200可以接收到第一输出信号和第二输出信号，并通过RS触发逻辑在RS触发模块200的两个输出端分别输出第三输出信号和第四输出信号。其中，第四输出信号可以直接输出到延迟模块400，第三输出信号可以是：该延迟电路接收到有效使能信号开始工作时，由低变高的信号。可以理解，若第三输出信号直接接入到延迟模块400，可能会在延迟模块400中出现如现有技术中的由低到高先出现，由高到低后出现，从而产生毛刺的现象。因此，第三输出信号是需要进行延时处理的信号，具体可以通过毛刺消除模块300对第三输出信号进行延时处理。毛刺消除模块300，用于接收所述第三输出信号，并将所述第三输出信号延时处理后输出第五输出信号。具体应用中，如图3所示，毛刺消除模块300的输入端可以与RS触发模块200输出第三输出信号的一端连接，使得毛刺消除模块300可以接收到第三输出信号，并将第三输出信号做延时处理后，在毛刺消除模块300的输出端输出第五输出信号，则第五输出信号相较于第四输出信号有延迟。延迟模块400，用于接收所述第四输出信号、所述第五输出信号、及第一信号、第二信号，并输出所述延迟电路的延迟输出信号和电路输出信号。具体应用中，如图3所示，延迟模块400还包括：用于接收所述第四输出信号的第四输出信号接收端、用于接收所述第五输出信号的第五输出信号接收端本文档来自技高网...

【技术保护点】
1.一种延迟电路，其特征在于，所述延迟电路包括：/n信号接收模块，用于接收使能信号，并根据所述使能信号得到第一输出信号、第二输出信号；/nRS触发模块，用于接收所述第一输出信号和所述第二输出信号，并根据所述第一输出信号和所述第二输出信号得到第三输出信号、第四输出信号；/n毛刺消除模块，用于接收所述第三输出信号，并将所述第三输出信号延时处理后输出第五输出信号；/n延迟模块，所述延迟模块包括：用于接收所述第四输出信号的第四输出信号接收端、用于接收所述第五输出信号的第五输出信号接收端、用于接收第一信号的第一级联接入端、用于接收第二信号的第二级联接入端、用于输出所述延迟电路的延迟输出信号的第一级联输出端、用于输出所述延迟电路的电路输出信号的第二级联输出端。/n

【技术特征摘要】
1.一种延迟电路，其特征在于，所述延迟电路包括：
信号接收模块，用于接收使能信号，并根据所述使能信号得到第一输出信号、第二输出信号；
RS触发模块，用于接收所述第一输出信号和所述第二输出信号，并根据所述第一输出信号和所述第二输出信号得到第三输出信号、第四输出信号；
毛刺消除模块，用于接收所述第三输出信号，并将所述第三输出信号延时处理后输出第五输出信号；
延迟模块，所述延迟模块包括：用于接收所述第四输出信号的第四输出信号接收端、用于接收所述第五输出信号的第五输出信号接收端、用于接收第一信号的第一级联接入端、用于接收第二信号的第二级联接入端、用于输出所述延迟电路的延迟输出信号的第一级联输出端、用于输出所述延迟电路的电路输出信号的第二级联输出端。


2.根据权利要求1所述的延迟电路，其特征在于，所述毛刺消除模块包括：
第一级与非门和第二级与非门；
所述第一级与非门的两个输入端分别接收所述第三输出信号及预设高电平信号；
所述第二级与非门的两个输入端分别接收所述第一级与非门的输出信号及所述预设高电平信号；
所述第二级与非门的输出端输出所述第五输出信号。


3.根据权利要求2所述的延迟电路，其特征在于，所述信号接收模块包括非门；
所述非门的输入端用于接收所述使能信号；
所述非门的输出端与所述RS触发模块的第一输入端连接，用于向所述RS触发模块输出所述第一输出信号；
所述非门的输入端与所述RS触发模块的第二输入端连接，用于向所述RS触发模块输出所述第二输出信号。


4.根据权利要求2所述的延迟电路，其特征在于，所述延迟模块包括第一与非门、第二与非门、第三与非门；
所述第一与非门的两个输入端分别接收所述第四输出信号、所述第一信号；
所述第一与非门的输出端输出所述延迟电路的延迟输出信号；
所述第二与非门的两个输入端分别接收所述第五输出信号、所述第一信...

【专利技术属性】
技术研发人员：林长龙，孙欣茁，钟石强，
申请(专利权)人：龙芯中科技术有限公司，
类型：发明
国别省市：北京;11