半导体存储器件的制作方法技术

本发明专利技术公开了一种半导体存储器件的制作方法，包括进行一第一掺杂工艺在半导体基板中形成阱区、在所述半导体基板中形成字线、在所述半导体基板上形成位线接触孔露出第一有源区、对所述位线接触孔露出的所述第一有源区进行掺杂工艺、在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接、在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区、对所述存储单元接触孔露出的所述第二有源区进行掺杂工艺、以及在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。

【技术实现步骤摘要】
半导体存储器件的制作方法
本专利技术公开的实施方式涉及一种半导体存储器件的制作方法，更具体来说，其涉及一种可改进埋入式字线部位的栅极诱导漏极漏电流(GateInducedDrainLeakage,GIDL)问题的半导体存储器件制作方法。
技术介绍
栅极诱导漏极漏电流(GateInducedDrainLeakage,简称GIDL)效应是MOSFET主要的断态漏电流。该效应起源于当MOSFET栅极关态(NM0S栅极接负电压，PMOS栅极接正电压)而漏区接电压(NM0S漏区接正电压，PMOS漏区接负电压)时，由于漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，导致表面形成反型层，而耗尽层非常窄，以致导带电子和价带孔穴发生能带-能带隧穿效应(Band-to-BandTunneling),从而形成漏极漏电流。它是关态漏电流的主要来源，决定了栅氧化层薄氧化层的厚度下限。当MOS具备薄栅时，GIDL会造成空穴通过隧穿效应而对栅氧化层造成损伤或被薄栅所俘获，这些情况都会造成MOSFET性能退化可靠性降低。除了关态漏电流，栅极诱生漏极漏电流还可能造成本文档来自技高网...

【技术保护点】
1.一种半导体存储器件的制作方法，其特征在于，包括：/n提供一半导体基板；/n进行一第一掺杂工艺在所述半导体基板中形成阱区；/n在所述阱区形成之后，在所述半导体基板中形成字线；/n在所述字线形成之后，在所述半导体基板上形成位线接触孔露出第一有源区；/n对所述位线接触孔露出的所述第一有源区进行一第二掺杂工艺；/n在所述第二掺杂工艺之后，在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接；/n在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区；/n对所述存储单元接触孔露出的所述第二有源区进行一第三掺杂工艺；以及...

【技术特征摘要】
1.一种半导体存储器件的制作方法，其特征在于，包括：
提供一半导体基板；
进行一第一掺杂工艺在所述半导体基板中形成阱区；
在所述阱区形成之后，在所述半导体基板中形成字线；
在所述字线形成之后，在所述半导体基板上形成位线接触孔露出第一有源区；
对所述位线接触孔露出的所述第一有源区进行一第二掺杂工艺；
在所述第二掺杂工艺之后，在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接；
在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区；
对所述存储单元接触孔露出的所述第二有源区进行一第三掺杂工艺；以及
在所述第三掺杂工艺之后，在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。

【专利技术属性】
技术研发人员：张钦福，冯立伟，童宇诚，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：福建;35