半导体存储器件的制作方法技术

本发明专利技术公开了一种半导体存储器件的制作方法，包括进行一第一掺杂工艺在半导体基板中形成阱区、在所述半导体基板中形成字线、在所述半导体基板上形成位线接触孔露出第一有源区、对所述位线接触孔露出的所述第一有源区进行掺杂工艺、在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接、在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区、对所述存储单元接触孔露出的所述第二有源区进行掺杂工艺、以及在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。

【技术实现步骤摘要】
半导体存储器件的制作方法
本专利技术公开的实施方式涉及一种半导体存储器件的制作方法，更具体来说，其涉及一种可改进埋入式字线部位的栅极诱导漏极漏电流(GateInducedDrainLeakage,GIDL)问题的半导体存储器件制作方法。
技术介绍
栅极诱导漏极漏电流(GateInducedDrainLeakage,简称GIDL)效应是MOSFET主要的断态漏电流。该效应起源于当MOSFET栅极关态(NM0S栅极接负电压，PMOS栅极接正电压)而漏区接电压(NM0S漏区接正电压，PMOS漏区接负电压)时，由于漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，导致表面形成反型层，而耗尽层非常窄，以致导带电子和价带孔穴发生能带-能带隧穿效应(Band-to-BandTunneling),从而形成漏极漏电流。它是关态漏电流的主要来源，决定了栅氧化层薄氧化层的厚度下限。当MOS具备薄栅时，GIDL会造成空穴通过隧穿效应而对栅氧化层造成损伤或被薄栅所俘获，这些情况都会造成MOSFET性能退化可靠性降低。除了关态漏电流，栅极诱生漏极漏电流还可能造成其他不良后果，例如，会造成孔穴通过隧穿效应对栅氧化层造成损伤或者被栅氧化层俘获，从而导致MOSFET性能退化，及可靠性降低。传统抑制GIDL的方法，主要是通过增加栅极介电层的厚度或者使漏极端杂质扩散远离栅极，显然，在追求高集成度的半导体行业，这类方案并不利于器件进一步缩小，特别是在存储器件的微缩方面，也会引起其他寄生效应(如热载流子效应，hotcarriereffect)等不良影响。故此，业界仍需积极开发其他能有效改善GIDL问题的方法。
技术实现思路
有鉴于上述半导体器件容易遭遇的栅极诱导漏极漏电流(GIDL)问题，本专利技术于此提出了一种新颖的半导体存储器件的制作方法，其特征在于将原本在阱区注入工艺后进行的源极/漏极注入工艺改为在制作位线接触件之前以及存储节点接触件之前进行，如此可实现根据埋入式字符线的凹槽深度来连结注入工艺深度的功效，因而改善GIDL问题。本专利技术的目的在于提出一种半导体存储器件的制作方法，其步骤包括提供一半导体基板、进行一第一掺杂工艺在所述半导体基板中形成阱区、在所述阱区形成之后，在所述半导体基板中形成字线、在所述字线形成之后，在所述半导体基板上形成位线接触孔露出第一有源区、对所述位线接触孔露出的所述第一有源区进行一第二掺杂工艺、在所述第二掺杂工艺之后，在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接、在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区、对所述存储单元接触孔露出的所述第二有源区进行一第三掺杂工艺、以及在所述第三掺杂工艺之后，在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。本专利技术的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。附图说明本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本专利技术实施例有进一步的了解。该些图示系描绘了本专利技术一些实施例并连同本文描述一起说明了其原理。在该些图示中：图1绘示出根据本案较佳实施例中一半导体存储器件的平面图；图2至图8绘示出根据本案较佳实施例中一半导体存储器件在制作工艺期间的截面图；以及图9绘示出根据本案较佳实施例中一半导体存储器件的制作工艺的流程图。需注意本说明书中的所有图示皆为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。其中，附图标记说明如下：1a第一有源区1b第二有源区100半导体基板101器件隔离层103位线接触孔105存储单元区107阱109字线沟槽111栅绝缘层113栅极顶盖层115绝缘夹层117电介质层119硬掩膜层121位线接触件125硬掩膜图案127间隔壁129绝缘层131间隔件133存储节点接触孔135存储节点接触件ACT有源区BL位线D1第一方向D2第二方向D3第三方向P1第一掺杂工艺P2第二掺杂工艺P3第三掺杂工艺S1-S8步骤WL字线具体实施方式现在下文将详细说明本专利技术的示例性实施例，其会参照附图标出所描述之特征以便阅者理解并实现技术效果。阅者将可理解文中之描述仅透过例示之方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本专利技术的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。阅者应能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含义应当以广义的方式被解读，以使得「在…上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在…之上」或「在…上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。此外，诸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互联机和/或通孔)和一个或多个介电层。现在请先参照图1，其绘示出根据本案较佳实施例中一半导体存储器件基本的平面布局设置。本案的半导体存储器件是形成在一半导体基板100上。半导体基板100具有存储单元区以及位于存储单元区周围的外围区，存储单元区是用来设置半导体存储器件的存储单元，或称为存储节点。多个存储节点在存储单元区设置成矩阵型态并可存储电荷来产生具有区别性的存储态。外围区本文档来自技高网...

【技术保护点】
1.一种半导体存储器件的制作方法，其特征在于，包括：/n提供一半导体基板；/n进行一第一掺杂工艺在所述半导体基板中形成阱区；/n在所述阱区形成之后，在所述半导体基板中形成字线；/n在所述字线形成之后，在所述半导体基板上形成位线接触孔露出第一有源区；/n对所述位线接触孔露出的所述第一有源区进行一第二掺杂工艺；/n在所述第二掺杂工艺之后，在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接；/n在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区；/n对所述存储单元接触孔露出的所述第二有源区进行一第三掺杂工艺；以及/n在所述第三掺杂工艺之后，在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。/n

【技术特征摘要】
1.一种半导体存储器件的制作方法，其特征在于，包括：
提供一半导体基板；
进行一第一掺杂工艺在所述半导体基板中形成阱区；
在所述阱区形成之后，在所述半导体基板中形成字线；
在所述字线形成之后，在所述半导体基板上形成位线接触孔露出第一有源区；
对所述位线接触孔露出的所述第一有源区进行一第二掺杂工艺；
在所述第二掺杂工艺之后，在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接；
在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区；
对所述存储单元接触孔露出的所述第二有源区进行一第三掺杂工艺；以及
在所述第三掺杂工艺之后，在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。

【专利技术属性】
技术研发人员：张钦福，冯立伟，童宇诚，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：福建;35