动态电压供应电路及包括其的非易失性存储器件制造技术

本申请公开了一种动态电压供应电路及包括其的非易失性存储器件。非易失性存储器件的动态电压供应电路包括电压放大/输出电路和动态电压输出电路。电压放大/输出电路接收第一时钟信号和第二时钟信号，以在第一时钟信号具有“低”电平时生成大于供电电压的动态供电电压。动态电压输出电路在第一时钟信号具有“低”电平时输出动态供电电压，而在第一时钟信号具有“高”电平时输出接地电压。

【技术实现步骤摘要】
动态电压供应电路及包括其的非易失性存储器件相关申请的交叉引用本申请要求2019年4月5日提交的申请号为10-2019-0040377的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的各种实施例总体而言涉及非易失性存储器件，更具体而言，涉及动态电压供应电路及包括该动态电压供应电路的非易失性存储器件。
技术介绍
半导体存储器件通常根据其数据易失性而被分类为随机存取存储(RAM)器件或只读存储(ROM)器件。RAM器件是易失性存储器件，在电源中断时会丢失其储存的数据。相反，ROM器件是非易失性存储器件，即使它们的电源中断，也保留其储存的数据。根据数据输入方法，即数据编程方法，ROM器件也可以被分类为可编程ROM(PROM)器件或掩模ROM器件。PROM器件可以在没有编程的情况下制造和销售，并且可以在制造后由客户(即，用户)直接编程。在掩模ROM器件的制造期间，可以利用基于用户请求的数据而制造的注入掩模来对掩模ROM器件进行编程。PROM器件可以包括：一次性PROM(OTPROM)器件、可擦除PROM(EPROM)器件和电可擦除PROM(EEPROM)器件。一旦对OTPROM器件进行了编程，就无法更改已编程OTPROM器件中的数据。NMOS晶体管或PMOS晶体管可以用作非易失性存储器件(例如，OTPROM器件)的单元晶体管。当PMOS晶体管用作非易失性存储器件的单元晶体管时，PMOS单元晶体管可以具有关断状态作为其初始状态，并且可以具有导通状态作为其编程状态。可以通过感测连接至选自PMOS单元晶体管中的任何一个的位线的电压电平来执行PMOS单元晶体管的读取操作。在这种情况下，可以通过耦接在供电电压线与位线之间的负载电阻器的电阻值与选中的PMOS单元晶体管的等效电阻值之比来确定位线的电压电平。随着电子系统按比例缩小并分类为更多种类的系统，需要更多的供电电压电平来操作在电子系统中使用的非易失性存储器件。具体地，如果非易失性存储器件被嵌入在便携式器件中，则根据便携式器件的电池的功耗，可以通过减小供电电压的大小来限制非易失性存储器件的工作范围。
技术实现思路
根据实施例，一种动态电压供应电路包括电压放大/输出电路和动态电压输出电路。电压放大/输出电路接收第一时钟信号和第二时钟信号，以在第一时钟信号具有“低”电平时生成大于供电电压的动态供电电压。动态电压输出电路在第一时钟信号具有“低”电平时输出动态供电电压，而在第一时钟信号具有“高”电平时输出接地电压。根据另一个实施例，一种非易失性存储器件包括动态电压供应电路、非易失性存储单元和感测放大电路。动态电压供应电路被配置为包括电压放大/输出电路和动态电压输出电路。电压放大/输出电路接收第一时钟信号和第二时钟信号，以在第一时钟信号具有“低”电平时生成大于供电电压的动态供电电压。动态电压输出电路在第一时钟信号具有“低”电平时输出动态供电电压，而在第一时钟信号具有“高”电平时输出接地电压。非易失性存储单元耦接在连接至具有动态供电电压的动态电压供应线的位线与接地电压端子之间。感测放大电路响应于在位线处诱发的位线电压而选择性地输出动态供电电压和接地电压中的任意一个。根据另一个实施例，一种非易失性存储器件包括：第一端子，其适用于接收供电电压；第二端子，其适用于接收第一时钟信号；第三端子，其适用于接收第二时钟信号；第一输出节点和第二输出节点；第一晶体管，其耦接在第一端子与第一输出节点之间；第二晶体管，其耦接在第一端子与第二输出节点之间；第一电容器，其耦接在第一输出节点与第二端子之间；第二电容器，其耦接在第二输出节点与第三端子之间；以及动态电压输出电路，其耦接在第一输出节点和第二输出节点中选中的一个与接地电压端子之间，适用于响应于第一时钟信号和第二时钟信号中选中的一个而生成大于供电电压的动态供电电压，选中的时钟信号与第一输出节点和第二输出节点中未选中的一个相对应。附图说明在附图中，对于每个单独的视图，相同的附图标记指代相同或功能相似的元件，附图和以下的详细描述被并入说明书中并构成说明书的一部分，并且用来进一步说明包括所要求保护的新颖性的构思的实施例，并解释那些实施例的各种原理和优点。图1是示出在非易失性存储器件的读取操作期间由于降低的供电电压而引起的读取干扰现象的电路图。图2是示出根据本公开的实施例的非易失性存储器件的动态电压供应电路的电路图。图3是示出根据本公开的实施例的动态电压供应电路的操作的时序图。图4至图12是示出图2中所示的动态电压供应电路根据图3的时序图的时间点的操作的电路图。图13是示出根据本公开的实施例的非易失性存储器件的动态电压供应电路的电路图。图14是示出根据本公开的实施例的动态电压供应电路的操作的时序图。图15是示出根据本公开的实施例的非易失性存储器件的电路图。图16是示出根据本公开的实施例的非易失性存储器件中的感测放大电路的电路图。图17是示出根据本公开的实施例的非易失性存储器件的电路图。具体实施方式对于实施例的以下描述，将理解的是，术语“第一”和“第二”旨在标识元件，但不用于限定元件本身或暗示特定的顺序或层级。另外，当一个元件被称为位于另一个元件“上”、“之上”、“上方”、“之下”或“下方”时，无论是否存在或不存在介于中间的元件，都表明了相对位置关系。因此，本文中所使用的诸如“上”、“之上”、“上方”、“之下”或“下方”等术语仅是出于描述特定实施例的目的，而非旨在限制本公开的范围。此外，当元件被称为彼此“连接”或“耦接”时，这些元件可以直接电或机械地连接或耦接，而不需要介于中间的元件或间接地与介于中间的元件连接。各种实施例涉及动态电压供应电路和包括该动态电压供应电路的非易失性存储器件。图1是示出在非易失性存储器件100的读取操作期间由于降低的供电电压而引起的读取干扰现象的电路图。参考图1，非易失性存储器件100可以包括非易失性存储单元110、电阻式负载120和感测放大电路130。非易失性存储单元110可以包括与单元晶体管相对应的第一PMOS晶体管PM1和与选择晶体管相对应的第二PMOS晶体管PM2。第一PMOS晶体管PM1的栅极可以是浮置栅极，并且第一PMOS晶体管PM1的漏极可以接地。第一PMOS晶体管PM1的源极可以直接连接至第二PMOS晶体管PM2的漏极。用作选择信号的第一使能信号EN1可以被输入至第二PMOS晶体管PM2的栅极。第二PMOS晶体管PM2的源极可以经由位线BL耦接至第一节点NODE_A。电阻式负载120可以包括耦接在第一节点NODE_A与供电电压线101之间的电阻式负载器件。例如，电阻式负载器件可以是第三PMOS晶体管PM3。第二使能信号EN2可以被输入至第三PMOS晶体管PM3的栅极。第三PMOS晶体管PM3的源极和漏极可以分别耦接至供电电压线101和第一节点NODE_A。当第三PMOS晶体管PM3被导通时，第三PMOS晶体管PM3可以用作耦接在供电电压线101与第一节点NO本文档来自技高网...

【技术保护点】
1.一种动态电压供应电路，其包括：/n电压放大/输出电路，其被配置为接收第一时钟信号和第二时钟信号，以在所述第一时钟信号具有低电平时生成大于供电电压的动态供电电压；以及/n动态电压输出电路，其被配置为在所述第一时钟信号具有低电平时输出所述动态供电电压，并且被配置为在所述第一时钟信号具有高电平时输出接地电压。/n

【技术特征摘要】
20190405 KR 10-2019-00403771.一种动态电压供应电路，其包括：
电压放大/输出电路，其被配置为接收第一时钟信号和第二时钟信号，以在所述第一时钟信号具有低电平时生成大于供电电压的动态供电电压；以及
动态电压输出电路，其被配置为在所述第一时钟信号具有低电平时输出所述动态供电电压，并且被配置为在所述第一时钟信号具有高电平时输出接地电压。


2.根据权利要求1所述的动态电压供应电路，其中，所述电压放大/输出电路包括：
第一电容器，其耦接在所述第一时钟信号的供应线与第一节点之间；
第二电容器，其耦接在所述第二时钟信号的供应线与第二节点之间；
第一NMOS晶体管，其具有耦接至所述第二节点的栅极、耦接至供电电压端子的漏极以及耦接至所述第一节点的源极；以及
第二NMOS晶体管，其具有耦接至所述第一节点的栅极、耦接至所述供电电压端子的漏极以及耦接至所述第二节点的源极。


3.根据权利要求2所述的动态电压供应电路，其中，所述第一时钟信号的高电平时段与所述第二时钟信号的高电平时段不重叠。


4.根据权利要求3所述的动态电压供应电路，其中，所述第一时钟信号的高电平时段和所述第二时钟信号的高电平时段交替生成。


5.根据权利要求2所述的动态电压供应电路，其中，所述动态电压输出电路包括：
第一PMOS晶体管，其具有耦接至所述第一时钟信号的供应线的栅极、耦接至所述动态供电电压的输出线的漏极以及耦接至所述第二节点的源极；以及
第三NMOS晶体管，其具有耦接至所述第一时钟信号的供应线的栅极、耦接至所述动态供电电压的输出线的漏极以及耦接至接地电压端子的源极。


6.根据权利要求2所述的动态电压供应电路，其中，所述动态电压输出电路包括：
第一PMOS晶体管，其具有耦接至所述第二时钟信号的供应线的栅极、耦接至所述动态供电电压的输出线的漏极以及耦接至所述第一节点的源极；以及
第三NMOS晶体管，其具有耦接至所述第二时钟信号的供应线的栅极、耦接至所述动态供电电压的输出线的漏极以及耦接至接地电压端子的源极。


7.一种非易失性存储器件，其包括：
动态电压供应电路，其被配置为包括电压放大/输出电路和动态电压输出电路，其中，所述电压放大/输出电路接收第一时钟信号和第二时钟信号，以在所述第一时钟信号具有低电平时生成大于供电电压的动态供电电压，以及其中，所述动态电压输出电路在所述第一时钟信号具有低电平时输出所述动态供电电压，而在所述第一时钟信号具有高电平时输出接地电压。
非易失性存储单元，其耦接在连接至具有所述动态供电电压的动态电压供应线的位线与接地电压端子之间；以及
感测放大电路，其被配置为响应于在所述位线处诱发的位线电压而选择性地输出所述动态供电电压和接地电压中的任意一个。


8.根据权利要求7所述的非易失性存储器件，其中，所述电压放大/输出电路包括：
第一电容器，其耦接在所述第一时钟信号的供应线与第一节点之间；
第二电容器，其耦接在所述第二时钟信号的供应线与第二节点之间；
第一NMOS晶体管，其具有耦接至所述第二节点的栅极、耦接至供电电压端子的漏极以及耦接至所述第一节点的源极；以及
第二NMOS晶体管，其具有耦接至所述第一节点的栅极、耦接至所述供电电压端子的漏极以及耦接至所述第二节点的源极。


9.根据权利要求8所述的非易失性存储器件，其中，所述第一时钟信号的高电平时段与所述第二时钟信号的高电平时段不重叠。


10.根据权利要求9所述的非易失性存储器件，其中，所述第...

【专利技术属性】
技术研发人员：宋贤旻，
申请(专利权)人：爱思开海力士系统集成电路有限公司，
类型：发明
国别省市：韩国;KR