半导体结构制造技术

本发明专利技术公开了一种半导体结构。本发明专利技术的特征在于，在两导电组件(例如栅极或触点结构)之间形成多层的电介质层。其中下方的电介质层具有双层凹陷顶面，因此当上方电介质层形成后可以在两电介质层之间形成包含有空孔的电介质层。此结构有助于降低两导电组件之间的寄生电容，提高整体组件质量。

【技术实现步骤摘要】
半导体结构
本专利技术有关于半导体领域，尤其是一种具有多层的凹陷电介质层的半导体结构，具有降低导电组件之间寄生电容的功效。
技术介绍
由于半导体组件朝向高密度化发展，单元面积内的组件尺寸不断减小。半导体组件因其尺寸小，功能多和/或制造成本低而广泛用于电子工业。半导体组件分为储存逻辑数据的半导体组件，操作、处理逻辑数据操作的半导体逻辑组件，或是同时具有半导体储存组件的功能和半导体逻辑组件和/或其他半导体组件功能的混合半导体组件。随着半导体工艺之线宽不断缩小，半导体组件之尺寸不断地朝微型化发展，然而，由于目前半导体工艺之线宽微小化至一定程度后，具金属栅极之半导体结构的整合工艺亦浮现出更多挑战与瓶颈。
技术实现思路
本专利技术公开了一种半导体结构，包括衬底，两相邻的导电结构，位于所述衬底上方，以及第一电介质层与第二电介质层位于所述两相邻的导电结构之间，其中所述第二电介质层位于所述第一电介质层上，且所述第二电介质结构底部有一第一凹陷部以及一第二凹陷部，其中所述第二凹陷部低于所述第一凹陷部。可选的，其中所述衬底中更包含有复数个浅沟渠隔离，其中所述两栅极结构位于所述浅沟渠隔离上。可选的，其中所述第一凹陷部以及所述第二凹陷部位于所述浅沟渠隔离上。可选的，其中所述衬底中更包含有复数个主动区，位于所述浅沟渠隔离旁。可选的，其中所述第一凹陷部以及所述第二凹陷部均位于所述主动区上。可选的，其中所述主动区包含有一鳍状结构。可选的，其中所述第一凹陷部具有第一宽度，所述第二凹陷部具有第二宽度，且所述第二宽度小于所述第一宽度。可选的，其中所述第二电介质层包含有一凹陷顶面。可选的，其中所述第二凹陷部的材质与所述第一凹陷部的材质不同。可选的，其中所述第二凹陷部为圆弧形或矩形。可选的，其中更包含有至少一空孔位于所述第一电介质层与所述第二凹陷部之间。可选的，其中所述导电结构包含栅极结构或触点结构，其中所述栅极结构是导电层与栅极遮蔽层的堆叠结构。可选的，其中部分所述第二电介质层的最底部高过于所述栅极结构的所述导电层的最顶部。本专利技术的特征在于，在两导电组件(例如栅极或触点结构)之间形成多层的电介质层。其中下方的电介质层具有双层凹陷顶面，因此当上方电介质层形成后可以在两电介质层之间形成包含有空孔的电介质层。此结构有助于降低两导电组件之间的寄生电容，提高整体组件质量。附图说明图1到图5绘示本专利技术第一实施例之制作方法的步骤示意图。图6绘示本专利技术第二实施例之半导体组件结构示意图。图7以及图8绘示本专利技术第三优选实施例之半导体组件结构示意图。图9绘示本专利技术第四实施例之半导体组件结构示意图。其中，附图标记说明如下：100基底101主动区域(鳍状结构)102浅沟渠隔离110牺牲组件112侧壁子117接触洞蚀刻停止层130栅极结构132高电介质常数栅极电介质层134功函数金属层136阻障层138金属栅极200第一电介质层210第一电介质层212第一凹陷部300第二电介质层313空孔400触点结构401黏着层402导电层403导电焊盘500栅极结构501导电层502触点结构503栅极遮蔽层S1顶面S2顶面S3凹面S4顶面S5顶面W1宽度W2宽度具体实施方式下文已揭露足够的细节俾使所述领域的技术人员得以具以实施。再者,一些本领域技术人员熟知的对象结构与操作流程不再多加详述。当然,本专利技术中亦可应用其他的实施例,或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性及电性上的改变。同样的,附图的实施例仅为示意且为清楚描述部分细节并未完全依照比例绘制。此外,为求简易明确,当多个实施例具有部分相近的特征时,此相近特征将以同样的实质标记表示。请参考图1至图5，其绘示本专利技术第一实施例之制作方法的步骤示意图。首先，如图1所示，提供一基底100。基底100可以是具有半导体材料的基底，例如是硅基底(siliconsubstrate)、磊晶硅(epitaxialsiliconsubstrate)、硅锗半导体基底(silicongermaniumsubstrate)、碳化硅基底(siliconcarbidesubstrate)或硅覆绝缘(silicon-on-insulator，SOI)基底等，也可以是具有非半导体材质之基底，例如是玻璃基底(glasssubstrate)，但不以此为限。此外，可预先于基底100选择性地形成至少一个浅沟渠隔离(shallowtrenchisolation，STI)102，以藉由浅沟渠隔离102定义出各主动区域101。其中，各主动区域101可以是鳍状结构，位于各浅沟渠隔离102旁。浅沟渠隔离的材质例如为氧化硅，但不以此为限。基底100上还包含有至少两个以上牺牲组件110，牺牲组件110材质例如为多晶硅，但不以此为限。在后续的步骤中，牺牲组件110可以被替换成其他组件，例如栅极结构、导电触点结构等。各牺牲组件110两旁设置有侧壁子112，侧壁子112可以是单层或是多层结构，本专利技术不以此为限。值得注意的是，在本实施例中，各牺牲组件110制作在浅沟渠隔离102上。再者，本专利技术还可于基底100上进一步形成一接触洞蚀刻停止层(contactetchstoplayer；CESL)117，覆盖两牺牲组件110，接触洞蚀刻停止层可为单一层或复合层，以对后续形成的栅极结构施加所需的压缩应力或是伸张应力，但并不以此为限。在其他实施例中，也可省略接触洞蚀刻停止层的设置。然后如图2-3所示，形成一第一电介质层200于基底100上，并且覆盖牺牲组件110与侧壁子112。值得注意的是，本实施例中选择以填洞(gapfill)能力优选的材质作为第一电介质层200的材料，且不进行平坦化步骤，因此第一电介质层200会共形地(conformally)形成在牺牲栅极100与侧壁子112上。接着可在选择性进行一退火步骤，以固化第一电介质层200。但在其他实施例中，可以省略上述退火步骤。本实施例中，第一电介质层200的材质例如为氮化硅，但不限于此。而后，如图3所示，对第一电介质层200进行一回蚀刻工艺，例如是一干蚀刻工艺、湿蚀刻工艺或是依序进行干蚀刻工艺及湿蚀刻工艺，以移除部分的第一电介质层200，形成第一电介质层210，并使部分牺牲组件110与部分侧壁子112自第一电介质层210中暴露出。也就是说，第一电介质层210仅覆盖各牺牲组件110与侧壁子112的下半部，并且，第一电介质层210的一顶面S1低于牺牲组件110的一顶面S2，如第3图所示。值得注意的是，如前所述，第一电介质层200会共形地形成在牺牲栅极100与侧壁子112上，因此回蚀刻步骤之后，两牺本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括:/n衬底；/n两相邻的导电结构，位于所述衬底上方；以及/n第一电介质层与第二电介质层位于所述两相邻的导电结构之间，其中所述第二电介质层位于所述第一电介质层上，且所述第二电介质结构底部有一第一凹陷部以及一第二凹陷部，其中所述第二凹陷部低于所述第一凹陷部。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括:
衬底；
两相邻的导电结构，位于所述衬底上方；以及
第一电介质层与第二电介质层位于所述两相邻的导电结构之间，其中所述第二电介质层位于所述第一电介质层上，且所述第二电介质结构底部有一第一凹陷部以及一第二凹陷部，其中所述第二凹陷部低于所述第一凹陷部。


2.根据权利要求1所述的半导体结构,其特征在于，其中所述衬底中更包含有复数个浅沟渠隔离，其中所述两导电结构位于所述浅沟渠隔离上。


3.根据权利要求2所述的半导体结构,其特征在于，其中所述第一凹陷部以及所述第二凹陷部位于所述浅沟渠隔离上。


4.根据权利要求2所述的半导体结构,其特征在于，其中所述衬底中更包含有复数个主动区，位于所述浅沟渠隔离旁。


5.根据权利要求4所述的半导体结构,其特征在于，其中所述第一凹陷部以及所述第二凹陷部均位于所述主动区上。


6.根据权利要求4所述的半导体结构,其特征在于，其中所述主动区包含有一鳍状结构。


7.根据权利要求1所述的半导体结构,其特征在于，其中所述第一凹陷部具有第一宽度，所述第二凹陷部具有第二宽度，且所述第二宽度小于所述第一宽度。


8.根...

【专利技术属性】
技术研发人员：詹益旺，童宇诚，黄永泰，李甫哲，刘安淇，郭明峰，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：福建;35