具有垂直沟槽的源极或漏极结构制造技术

描述了具有带有垂直沟槽的源极或漏极结构的集成电路结构。在示例中，集成电路结构包括鳍，所述鳍具有下鳍部分和上鳍部分。栅极堆叠处于所述鳍的所述上鳍部分之上，所述栅极堆叠具有与第二侧相对的第一侧。第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构。第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构。所述第一和第二源极或漏极结构的所述外延结构具有在其中居中的垂直沟槽。所述第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。

【技术实现步骤摘要】
具有垂直沟槽的源极或漏极结构
本公开的实施例属于高级集成电路结构制造的领域，并且特别是具有带有垂直沟槽的源极或漏极结构的集成电路结构。
技术介绍
在过去的几十年中，集成电路中的特征的缩放一直是不断发展的半导体行业的驱动力。缩放至越来越小的特征使得能够在半导体芯片的有限基板面上实现增大的功能单元密度。例如，收缩的晶体管大小允许在芯片上并入增大数量的存储器或逻辑装置，从而导致制造具有增大容量的产品。然而，对于不断变大的容量的驱使并不是没有问题的。优化每个装置的性能的必要性变得愈加显著。在常规且当前已知的制造过程中的可变性可能会限制将它们进一步延伸到10纳米节点或亚10纳米节点的范围中的可能性。因此，对于未来技术节点而言所需的功能组件的制造可能要求在当前的制造过程中引入新方法或整合新技术，或者用它们来替代当前的制造过程。附图说明图1A-1F示出了根据本公开的实施例的表示制造具有带有垂直沟槽的源极或漏极结构的集成电路结构的方法中的各种操作的横截面视图。图2A-2F示出了根据本公开的实施例的表示制造具有带有垂直沟槽的源极或漏极结构的集成电路结构的方法中的各种操作的横截面视图。图3A示出了根据本公开的另一实施例的在一对半导体鳍之上的多个栅极线的平面视图。图3B示出了根据本公开的实施例的沿着图3A的a-a'轴截取的横截面视图。图4示出了根据本公开的另一实施例的具有用于NMOS装置的沟槽接触部的集成电路结构的横截面视图。图5示出了根据本公开的实施例的在凸起的源极或漏极区域上具有导电接触部的集成电路结构的横截面视图。图6A和6B示出了根据本公开的实施例的各种集成电路结构的横截面视图，所述集成电路结构各自具有包括叠加的绝缘盖层的沟槽接触部并且具有包括叠加的绝缘盖层的栅极堆叠。图7示出了根据本公开的一个实施方式的计算装置。图8示出了包括本公开的一个或多个实施例的中介层。图9示出了根据本公开的实施例的采用根据本文中描述的一种或多种过程制造的IC或包括本文中描述的一个或多个特征的移动计算平台的等距视图。图10示出了根据本公开的实施例的以倒装芯片方式安装的管芯的横截面视图。具体实施方式描述了具有带有垂直沟槽的源极或漏极结构的集成电路结构以及制造带有垂直沟槽的源极或漏极结构的方法。在以下描述中，阐述诸如具体的集成和材料组织方法（regime）之类的众多具体细节，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将会显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本公开的实施例晦涩难懂。此外，要领会的是，附图中示出的各种实施例是示出性表示，并且不一定按比例绘制。以下详细描述在本质上仅是示出性的并且不意图限制本主题的实施例或此类实施例的应用和使用。如本文中使用的，词语“示例性”意指“用作示例、实例或示出”。本文中被描述为示例性的任何实现方式不一定被解释为相比其他实现方式是优选的或有利的。此外，不意图受到前面的
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技术介绍
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技术实现思路
或以下的具体实施方式中呈现的任何明示或暗示的理论的约束。本说明书包括对“一个实施例”或“实施例”的参考。短语“在一个实施例中”或“在实施例中”的出现不一定指代同一实施例。可以按照本公开以任何合适的方式组合特定的特征、结构或特性。术语。以下段落提供了针对本公开（包括随附的权利要求）中出现的术语的定义或语境。“包括”：该术语是开放式的。如随附的权利要求中使用的，该术语不排除附加结构或操作。“被配置成”：各种单元或组件可以被描述或要求保护为“被配置成”执行一个或多个任务。在这样的语境中，“被配置成”用于通过指示所述单元或组件包括在操作期间执行那一个或多个任务的结构来暗示结构。照此，即使在所述单元或组件当前不操作（例如，没有开启或不活动）时，所指定的单元或组件也可以被说成是被配置成执行所述任务。阐述单元或电路或组件“被配置成”执行一个或多个任务明确地意图不针对该单元或组件援引35U.S.C.§112的第六款。“第一”、“第二”等：如本文中使用的，这些术语用作用于在它们之后的名词的标签，并且并不暗示任何类型的排序（例如，空间上的、时间上的、逻辑上的等等）。“耦合”——以下描述指的是元件或节点或特征被“耦合”在一起。如本文中使用的，除非明确地另外声明，否则“耦合”意指一个元件或节点或特征直接或间接联接到另一元件或节点或特征（或者直接或间接与之相连），而不一定以机械方式。另外，也可能仅为了参考的目的在以下描述中使用某些术语，并且所述术语因此不意图是限制性的。例如，诸如“上”、“下”、“上方”以及“下方”之类的术语是指所参考的附图中的方向。诸如“前方”、“后方”、“后面”、“侧面”、“外侧”、“内侧”之类的术语描述组件的各部分在一致但任意的参考系内的取向或位置或二者，通过参考描述讨论中的组件的文本和相关联的附图来阐明所述参考系。这样的术语可以包括上文具体提及的词语、其派生词以及类似含义的词语。“抑制”——如本文中使用的，抑制用于描述使效果降低或最小化。当组件或特征被描述为抑制动作、运动或条件时，其可以完全防止该结果或后果或未来状态。附加地，“抑制”还可以是指降低或减轻本来可能发生的后果、性能或效果。因此，当组件、元件或特征被称为抑制结果或状态时，其不需要完全防止或消除该结果或状态。本文中描述的实施例可以涉及前段制程（FEOL）半导体处理和结构。FEOL是集成电路（IC）制造的第一部分，其中在半导体基板或层中对各个装置（例如，晶体管、电容器、电阻器等）进行图案化。FEOL一般涵盖直到（但不包括）金属互连层的沉积的任何过程。在最后的FEOL操作之后，结果通常是具有隔离的晶体管的晶圆（例如，不具有任何导线）。本文中描述的实施例可以涉及后段制程（BEOL）半导体处理和结构。BOEL是IC制造的第二部分，其中利用晶圆上的布线（例如，一个或多个金属化层）来使各个装置（例如，晶体管、电容器、电阻器等）互连。BEOL包括接触部、绝缘层（电介质）、金属层级和用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中，形成接触部（焊盘）、互连导线、通孔和电介质结构。对于现代IC工艺而言，可以在BEOL中添加多于10个金属层。下文描述的实施例可以可适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构二者。特别地，尽管可以使用FEOL处理场景来示出示例性处理方案，但是这样的方法也可以可适用于BEOL处理。同样，尽管可以使用BEOL处理场景来示出示例性处理方案，但是这样的方法也可以可适用于FEOL处理。根据本公开的一个或多个实施例，描述了共形源极漏极生长形态被平衡以提供源极或漏极接触部面积的急剧增加。一个或多个实施例针对制造具有超低接触电阻率的N沟道晶体管。为了提供上下文，外部电阻的源极通常是高缩放晶体管性能和效率的主要限本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：/n鳍，所述鳍具有下鳍部分和上鳍部分；/n所述鳍的所述上鳍部分之上的栅极堆叠，所述栅极堆叠具有与第二侧相对的第一侧；/n第一源极或漏极结构，所述第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构；以及/n第二源极或漏极结构，所述第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构，所述第一和第二源极或漏极结构的所述外延结构具有在其中居中的垂直沟槽，并且所述第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。/n

【技术特征摘要】
20190328 US 16/3680771.一种集成电路结构，包括：
鳍，所述鳍具有下鳍部分和上鳍部分；
所述鳍的所述上鳍部分之上的栅极堆叠，所述栅极堆叠具有与第二侧相对的第一侧；
第一源极或漏极结构，所述第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构；以及
第二源极或漏极结构，所述第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构，所述第一和第二源极或漏极结构的所述外延结构具有在其中居中的垂直沟槽，并且所述第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。


2.如权利要求1所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述外延结构的每个的所述垂直沟槽具有包括单晶平面的侧壁。


3.如权利要求1或2所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷。


4.如权利要求1或2所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为砷。


5.如权利要求1或2所述的集成电路结构，其中所述第一和第二源极或漏极结构的所述V族掺杂剂杂质为磷和砷的组合。


6.如权利要求1或2所述的集成电路结构，其中所述下鳍部分包括下层体单晶硅衬底的一部分。


7.如权利要求1或2所述的集成电路结构，进一步包括：
分别沿所述栅极堆叠的所述第一和第二侧的第一和第二电介质栅极侧壁间隔部。


8.如权利要求1或2所述的集成电路结构，进一步包括：
所述第一源极或漏极结构的所述外延结构上的第一导电接触部；以及
所述第二源极或漏极结构的所述外延结构上的第二导电接触部。


9.如权利要求8所述的集成电路结构，其中所述第一和第二导电接触部分别处于所述第一和第二源极或漏极结构的所述外延结构的每个的所述垂直沟槽中。


10.一种制造集成电路结构的方法，所述方法包括：
形成鳍，所述鳍具有下鳍部分和上鳍部分；
形成所述鳍的所述上鳍部分之上的栅极堆叠，所述栅极堆叠具有与第二侧相对的第一侧；以及
形成第一源极或漏极结构，所述第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构，并形成第二源极或漏极结构，所述第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构，其中形成所述第一和第二源极或漏极结构的每个包括：
在所述鳍中形成凹陷；
在所述凹陷中外延生长硅材料，所述硅材料包括V族掺杂剂杂质，并且所述外延生长包括形成在所述硅材料中居中的V族富掺杂剂杂质区域；以及
去除所述V族富掺杂剂杂质区域，以形成在所述硅材料中居...

【专利技术属性】
技术研发人员：R基奇，N米努蒂洛，A墨菲，A布德列维奇，P威尔斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US