用于基于连续时间增量总和调制器的模数转换器的锁相环制造技术

本发明专利技术公开了锁相环，该锁相环包括第一振荡器，其提供具有第一抖动分量的第一振荡器信号；和第二振荡器，其提供具有第二抖动分量的第二振荡器信号。第二抖动分量高于第一抖动分量。选择器电路选择第一振荡器信号或第二振荡器信号作为锁相环输出信号。第一振荡器信号和第二振荡器信号可以具有不同的频率，而较低频率的信号具有更大抖动。产生较少抖动的信号的振荡器会消耗更多功率。连续时间增量总和调制器模数转换器(ADC)接收锁相环输出信号作为输入时钟信号。向ADC提供输入信号的放大器的高增益设置选择较低的抖动信号输入时钟信号，以及较低的增益设置选择较高的抖动输入时钟信号。

【技术实现步骤摘要】
用于基于连续时间增量总和调制器的模数转换器的锁相环
本公开涉及生成时钟信号，并且更具体地，涉及在具有不同功率和抖动设置的锁相环(phased-lockedloop，PLL)中生成时钟信号。
技术介绍
基于连续时间增量总和(增量总和)调制器(continuous-timedelta-sigmamodulator)的模数转换器(analogtodigitalconverter，ADC)被广泛用于射频(radiofrequency，RF)接收器(RX)应用中。通常，采用使用参考时钟(例如，晶体振荡器)的基于高阶增量总和调制器的ADC或具有较高时钟速率的不太复杂的低阶增量总和ADC。对于第二种情况，在一种解决方案中，ADC的时钟由分频后的本地振荡器(localoscillator，LO)时钟生成。但是，LO时钟信号可能会基于调谐通道而发生变化，从而导致ADC采样频率发生变化，从而使调制解调器的设计复杂化。另一种方法是使用锁相环(phased-lockedloop，PLL)电路作为ADC的时钟倍频器单元。通常，这些PLL并未针对增量总和ADC进行优化，因此，这些PLL消耗高功率并占用较大的模片面积，增加成本。
技术实现思路
锁相环(PLL)可用于为RX信号链中的ADC独立地提供固定速率的时钟，从而简化了调制解调器的设计。在一个实施例中，一种设备包括锁相环(PLL)，其提供PLL输出信号。所述PLL包括：第一振荡器，其提供具有第一抖动分量的第一振荡器信号；以及第二振荡器，其提供具有第二抖动分量的第二振荡器信号。第二抖动分量大于第一抖动分量。选择器电路选择第一振荡器信号或第二振荡器信号作为PLL输出信号。在一个实施例中，选择第一振荡器，以提供具有第一频率的PLL输出信号，并且选择第二振荡器，以提供具有第二频率的PLL输出信号，第一频率高于第二频率。在一个实施例中，第一振荡器利用第一功率量来提供第一振荡器信号以作为PLL输出信号；以及第二振荡器利用第二功率量来提供第二振荡器信号以作为PLL输出信号，第一功率量大于第二功率量。在一个实施例中，增量总和调制器模数转换器(ADC)接收PLL输出信号作为输入时钟信号。在另一实施例中，一种方法包括：在选择器电路中选择来自第一振荡器的第一振荡器输出信号或来自第二振荡器的第二振荡器输出信号，以将其作为锁相环(PLL)输出信号提供，第一振荡器输出信号具有比第二振荡器输出信号更低的抖动分量。在一个实施例中，当第一振荡器输出信号被提供为PLL输出信号时，第一振荡器输出信号具有第一频率，以及当第二振荡器输出信号被提供为PLL输出信号时，第二振荡器输出信号具有第二频率，并且第一频率高于第二频率。在一个实施例中，第一振荡器利用第一功率量来以第一频率提供PLL输出信号，而第二振荡器利用第二功率量来以第二频率提供PLL输出信号，并且第一功率量大于第二功率量。在一个实施例中，将PLL输出信号作为输入时钟信号提供给连续时间增量总和调制器模数转换器(ADC)。在一个实施例中，基于对输入时钟信号的频率要求，选择第一振荡器或第二振荡器。在一个实施例中，响应于放大器的第一增益设置来选择第一振荡器，放大器用在包括增量总和调制器ADC的射频(RF)接收信号链中。响应于放大器的第二增益设置来选择第二振荡器，第一增益设置高于第二增益设置。在另一个实施例中，一种设备，其包括放大器，放大器联接以接收输入信号，并提供根据增益设置放大的放大器输出信号。增量总和调制器模数转换器(ADC)联接到放大器输出信号。锁相环(PLL)提供PLL输出信号。PLL包括充电泵和提供振荡器控制信号的环路滤波器。第一振荡器联接到振荡器控制信号，并且被配置为提供具有第一抖动分量的第一振荡器信号。第二振荡器联接到振荡器控制信号，并被配置为提供具有第二抖动分量的第二振荡器信号。选择器电路根据选择信号，选择第一振荡器信号或第二振荡器信号作为PLL输出信号。附图说明通过参考附图，可以更好地理解本专利技术，并且使本专利技术的众多目的、特征和优点对本领域技术人员而言显而易见。图1a示出了向以全速率模式操作的ADC提供时钟信号的PLL。图1b示出了向以小于全速率模式操作的ADC提供时钟信号的PLL。图2a示出了具有全速率电压控制振荡器(voltagecontroloscillator，VCO)的PLL向ADC提供全速率时钟信号。图2b示出了具有全速率VCO的PLL和在PLL输出上的分频器，以将较低速率的时钟信号提供给ADC。图2c示出了具有较低速率VCO的PLL，该PLL在不使用分频器的情况下，向ADC提供较低速率的时钟信号。图3a示出了包括放大器和ADC的RX信号链，其中，将时钟信号提供给ADC的PLL被配置为将放大器增益设置为最大值。图3b示出了包括放大器和ADC的RX信号链，其中，将时钟信号提供给ADC的PLL被配置为将放大器增益设置为小于最大值。图4示出了根据一个实施例的具有多个VCO的PLL的框图。图5示出了PLL的一部分，其示出了多个VCO的控制信号。图6a示出了根据实施例的实现为环形振荡器的PLLVCO中的一个的框图。图6b示出了根据实施例的实现为环形振荡器的PLLVCO中的另一个的框图。图7示出了图6a和6b所示的VCO的各种可能的设置。图8示出了传统的环路滤波器拓扑。图9a示出了无源环路滤波器。图9b示出了有源环路滤波器。图10a示出了传统的充电泵。图10b示出了充电泵和有源环路滤波器。图11示出了根据实施例的具有共享的单位增益缓冲器的充电泵和环路滤波器拓扑。图12示出了在具有多个VCO的PLL的实施例中使用充电泵和环路滤波器拓扑。图13示出了在具有单个VCO的PLL的实施例中使用充电泵和环路滤波器拓扑。在不同附图中使用相同的附图标记表示相似或相同的项目。具体实施例本文所述的实施例提供了一种锁相环(PLL)，其专门针对射频接收器(RFRX)信号链中的连续时间增量总和调制器ADC的时钟生成。对于给定的功率预算，PLL以降低相位噪声中更宽松的闭合为代价，将远端相位噪声降至最低。PLL也可以用于其他应用。实施例提供了可变功耗PLL，其中，基于ADC的要求来选择PLL功耗。例如，可以基于到RX信号链的输入信号强度和/或基于ADC所需的时钟速率来缩放PLL功率。实施例向ADC提供固定速率的时钟，从而避免了使用分频的LO时钟的复杂性，从而简化了调制解调器的设计。在一个实施例中，对于2MHz带宽的情况，ADC时钟速率约为307.2MHz。集成2MHz的ADC噪声带宽主要用于Zigbee应用。用于大约为1MHz带宽的大约为153.6MHz的ADC时钟速率主要用于蓝牙应用，但是，这两种带宽设置通常都可以在很宽范围的数据速率下使用，例如，100kbps至2MbpsFSK调制信号或更低。一些实施例假设38.4M本文档来自技高网...

【技术保护点】
1.一种设备，包括：/n锁相环，其提供锁相环输出信号，所述锁相环包括：/n第一振荡器，其提供第一振荡器信号；/n第二振荡器，其提供第二振荡器信号；/n选择器电路，其用于选择第一振荡器信号或第二振荡器信号作为锁相环输出信号；/n连续时间增量总和调制器模数转换器，其联接以接收锁相环输出信号作为输入时钟信号；/n放大器电路，其联接以接收输入信号，并将放大器输出信号提供给增量总和调制器模数转换器；/n增益控制信号，其联接至放大电路，以控制放大电路的增益；以及/n其中，响应于增益控制信号的第一值来选择第一振荡器，并且根据增益控制信号的第二值来选择第二振荡器。/n

【技术特征摘要】
20190329 US 16/369,2391.一种设备，包括：
锁相环，其提供锁相环输出信号，所述锁相环包括：
第一振荡器，其提供第一振荡器信号；
第二振荡器，其提供第二振荡器信号；
选择器电路，其用于选择第一振荡器信号或第二振荡器信号作为锁相环输出信号；
连续时间增量总和调制器模数转换器，其联接以接收锁相环输出信号作为输入时钟信号；
放大器电路，其联接以接收输入信号，并将放大器输出信号提供给增量总和调制器模数转换器；
增益控制信号，其联接至放大电路，以控制放大电路的增益；以及
其中，响应于增益控制信号的第一值来选择第一振荡器，并且根据增益控制信号的第二值来选择第二振荡器。


2.根据权利要求1所述的设备，其中，所述第一振荡器信号具有第一抖动分量，所述第二振荡器信号具有第二抖动分量，并且所述第二抖动分量大于所述第一抖动分量。


3.根据权利要求1或2所述的设备，
其中，所述增益控制信号的第一值高于所述增益控制信号的第二值；
其中，所述第一振荡器利用第一功率量来提供第一振荡器信号以作为锁相环输出信号；以及
其中，第二振荡器利用第二功率量来提供第二振荡器信号以作为锁相环输出信号，所述第一功率量大于所述第二功率量。


4.根据权利要求1或2所述的设备，
其中，所述第一振荡器是环形振荡器，并且所述第一振荡器包括具有晶体管的反相器，所述晶体管具有第一宽度与长度的纵横比；以及
其中，所述第二振荡器是环形振荡器，并且所述第二振荡器包括具有晶体管的反相器，所述晶体管具有第二宽度与长度的纵横比，所述第二宽度与长度的纵横比小于所述第一宽度与长度的纵横比；
...

【专利技术属性】
技术研发人员：阿卜杜勒克里姆·L·科班，
申请(专利权)人：硅谷实验室公司，
类型：发明
国别省市：美国;US