一种半导体结构制造技术

本发明专利技术提出一种半导体结构，涉及半导体生产技术领域，该半导体结构包括堆叠为一体的第一晶圆和第二晶圆；其中，所述第一晶圆包括电容区域和非电容区域；所述第二晶圆包括阵列区域和控制区域；所述电容区域和所述阵列区域相对应，所述非电容区域和控制区域相对应；所述第一晶圆和第二晶圆电连接。本发明专利技术提供的技术方案中的半导体结构由两个晶圆堆叠而成，相比较现有技术，可以提高半导体结构在晶圆上的密度和生产速度。

【技术实现步骤摘要】
一种半导体结构
本专利技术涉及半导体生产
，尤其涉及一种半导体结构。
技术介绍
DRAM(DynamicRandomAccessMemory，动态随机存取存储器)等存储器芯片以及其它半导体器件的结构多为平面结构，通过改善工艺技术、电路设计、编程算法和制造过程，半导体器件可以被缩放到较小尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。随着电子设备及存储器朝着小型化和薄型化发展，对存储器芯片的体积和厚度也有了更高的要求。此外，采用平面工艺和制造技术制作DRAM等存储器芯片时，由于工艺顺序的限制，生产周期较长，生产速度较慢。因而，如何提高存储器芯片等半导体芯片在晶圆上的密度和生产速度是当前需要解决的问题。需要说明的是，在上述
技术介绍
部分专利技术的信息仅用于加强对本专利技术的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本专利技术的目的在于提供一种半导体结构，至少在一定程度上提高半导体结构的在晶圆上的密度和生产速本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括堆叠为一体的第一晶圆和第二晶圆；其中，/n所述第一晶圆包括电容区域和非电容区域；/n所述第二晶圆包括阵列区域和控制区域；/n所述电容区域和所述阵列区域相对应，所述非电容区域和控制区域相对应；/n所述第一晶圆和第二晶圆电连接。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括堆叠为一体的第一晶圆和第二晶圆；其中，
所述第一晶圆包括电容区域和非电容区域；
所述第二晶圆包括阵列区域和控制区域；
所述电容区域和所述阵列区域相对应，所述非电容区域和控制区域相对应；
所述第一晶圆和第二晶圆电连接。


2.根据权利要求1所述的半导体结构，其特征在于，所述第一晶圆的电容区域包括电容结构，所述非电容区域包括第一导电互连结构。


3.根据权利要求2所述的半导体结构，其特征在于，所述第二晶圆的阵列区域包括有源区，所述第二晶圆的控制区域包括第二导电互连结构和控制结构，且所述第二导电互连结构和所述控制结构电连接。


4.根据权利要求3所述的半导体结构，其特征在于，所述电容结构包括：
位于所述电容区域的第二电极；
设置于所述第二电极上的介电层；
设置于所述介电层上的第一电极。


5.根据权利要求4所示的半导体结构，其特征在于，所述电容区域设置有隔离层，所述第二电极设置于所述隔离层上。


6.根据权利要求3所述的半导体结构，其特征在于，所述电容结构包括：
位于所述电容区域的第一电极；
设置于所述第一电极上的介电层；
设置于所述介电层上的第二电极。


7.根据权利要求6所示的半导体结构，其特征在于，所述电容区域设置有隔离层，所述第一电极设置于所述隔离层上。


8.根据权利要求4或6所述的半导体结构，其特征在于，所述第一晶圆的第一电极与所述第二晶圆的有源区电连接，所述第一晶圆的第一导电互连结构与所述第二晶圆的第二导电互连结构电连接。


9.根据权利要求8所述的半导体结构，其特征在于，所述第一晶圆的第一导电互连结构包括顶部导电层、第一导电插塞、第二导电插塞；
所述第一导电插塞连接顶部导电层和第二电极，所述第二导电插塞连接顶部导电层和第二导电互连结构；
所述第一导电插塞的数量至少为1，所述第二导电插塞的数量至少为1。


10.根据权利要求8所述的半导体结构，其特征在于，所述第一晶圆第一导电互连结构包括顶部导电层、第一导电插塞、第二导电插塞和中部互连结构；
所述第二导电插塞包括第一第二导电插塞和第二第二导电插塞；
所述第一导电插塞连接顶部导电层和第二电极，所述第一第二导电插塞连接顶部导电层和中部互连结构，所述第二第二导电插塞连接中部互连结构和第二导电互连结构；
所述第一导电插塞的数量至少为1，所述第一第二导电插塞的数量至少为1，所述第二第二导电插塞的数量至少为1。


11.根据权利要求10所述的半导体结构，其特征在于，所述中部互连结构包括至少一层中部导电层，多于一层的中部导电层之间通过第三导电插塞连接；
所述第三导电插塞的数量至少为1。


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【专利技术属性】
技术研发人员：朱一明，平尔萱，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34