基准电压产生电路以及半导体装置制造方法及图纸

本发明专利技术提供即使外部电压变动也能够抑制输出电压的变动的基准电压产生电路以及半导体装置。基准电压产生电路包括：第1二极管(1c)，具有第1导通面积；第2二极管(2c)，具有大于第1导通面积的第2导通面积；生成部(4、3)，使用基于第1二极管(1c)的电压和基于第2二极管(2c)的电压来生成基准电压；以及第1电容5，连接在分压电阻2a、(2b)的连接点N2与生成部(4、3)的输出之间，该分压电阻(2a、2b)连接在生成部(4、3)的输出与第2二极管(2c)之间。

【技术实现步骤摘要】
基准电压产生电路以及半导体装置
本专利技术涉及基准电压产生电路以及半导体装置。
技术介绍
以往，在半导体装置中，为了应对伴随消耗电力的减少、工序微细化而产生的氧化膜的耐压改善、电源电压的稳定化等课题，一般将外部电源电压降压到半导体装置的内部所需的电源电压来使用(以下，有时称为“内部降压”)。用于内部降压的电路构成为组合基准电压电路和调节器电路，其中，该基准电压电路具有即使周围温度、制造工序、外部电源电压等变动也供给恒定的电压的功能，该调节器电路将该基准电压电路的输出电压作为参照电压而产生目标内部降压电压。另外，在基准电压电路中一般也使用能够在原理上极小地补偿温度依赖性的带隙电路。作为使用了上述带隙电路的半导体装置的以往技术的一个例子，在专利文献1的图1中公开了一种启动电路，该启动电路具备与待机信号的反转信号连接的P沟道型MOS(MetalOxideSemiconductor：金属氧化物半导体)晶体管(以下，“PMOS”)1a、具有作为驱动器的功能的PMOS1b、被差动连接的npn型双极晶体管1c、1d(1c由X个npn晶体管构成)、电阻1g、1h、1i、以增益1输出基准电压的运算放大器1e、以及对npn型双极晶体管1c、1d的输出进行差动放大的运算放大器1f。在专利文献1所公开的启动电路中，能够通过使用了npn型双极晶体管1c、1d的带隙，来生成对温度变动、电源变动具有耐性的基准电压。专利文献1：日本特开2004－318604号公报然而，在以往技术所涉及的带隙电路中，存在若外部电压过渡性地变动，则输出电压由于专利文献1所涉及的驱动器用PMOS1b的电容耦合而下降，或差动放大用的运算放大器1f的响应无法追随而在输出电压(即，基准电压)产生过冲。特别是在外部电源的电压范围较宽的情况下，由于假设的过渡性的外部电源的电压变动也较大，所以输出电压(基准电压)的变动变得显著，将该电压作为参照电压的调节器输出的电压变动也变大。其结果为，存在超过调节器输出的电压(例如，降压电压或内部电压)供给目的地的元件的元件耐压，或降压电压(内部电压)的供给目的地的电路动作变得困难这个课题。另外，存在当反复接受过渡性的外部电源的电压变动时，带隙电路的输出电压反复变动，调节器电路的放大器的响应无法跟随而输出电压持续上升这个课题。
技术实现思路
本专利技术是为了解决上述的课题而完成的，其目的在于提供即使外部电压变动，也能够抑制输出电压的变动的基准电压产生电路以及半导体装置。本专利技术所涉及的基准电压产生电路包括：第1二极管，具有第1导通面积；第2二极管，具有大于上述第1导通面积的第2导通面积；生成部，使用基于上述第1二极管的电压和基于上述第2二极管的电压来生成基准电压；以及第1电容，连接在分压电阻的连接点与上述生成部的输出之间，其中，上述分压电阻连接在上述生成部的输出与上述第2二极管之间。本专利技术所涉及的半导体装置包括：上述基准电压产生电路；低通滤波器，输入端与上述基准电压产生电路的输出连接；以及电压转换部，与上述低通滤波器的输出端连接，并且基于由上述基准电压产生电路生成的基准电压对外部电源的电压进行转换并输出。本专利技术所涉及的其它方式所涉及的半导体装置包括：上述基准电压产生电路；以及电压转换部，基于由上述基准电压产生电路生成的基准电压对外部电源的电压进行转换并输出，上述电压转换部具备对上述基准电压产生电路的输出和上述电压转换部的输出进行比较的比较电路、以及连接在上述外部电源与上述比较电路的输出之间的第2电容。根据本专利技术，能够提供即使外部电压变动，也能够抑制输出电压的变动的基准电压产生电路以及半导体装置。附图说明图1是表示实施方式所涉及的半导体存储装置的结构的一个例子的框图。图2是表示第1实施方式所涉及的半导体装置的结构的一个例子的电路图。图3是表示第1实施方式所涉及的半导体装置的各部的动作波形的时间图。图4是表示第2实施方式所涉及的半导体装置的结构的一个例子的电路图。图5是表示第2实施方式所涉及的半导体装置的各部的动作波形的时间图。图6是表示第3实施方式所涉及的半导体装置中的调节器电路的结构的一个例子的电路图。图7是表示第3实施方式所涉及的半导体装置的各部的动作波形的时间图。附图标记的说明1a…电阻；1c…二极管；2a、2b…电阻；2c…二极管；3…驱动器；4…运算放大器；5…电容；6a、6b…电阻；7…运算放大器；9a、9b…电阻；10…运算放大器；11…低通滤波器；12…电阻；13…电容；14…比较电路；15…驱动器；16…电容；17…电阻；18…电容；50、50A…半导体装置；51…带隙电路；52…缓冲电路；53、53A…调节器电路；54…低通滤波器；60…内部电路；100…半导体存储装置；VBGR、VBGRBF、VBGRD…基准电压；VCC…外部电压；AVCC…外部电压；VDD…内部电压。具体实施方式以下，参照附图，详细地对用于实施本专利技术的方式进行说明。在以下的实施方式中，作为本专利技术所涉及的半导体装置，例示电压转换电路，作为包括该电压转换电路的半导体装置，例示半导体存储装置来进行说明。另外，在以下的实施方式中，作为电压转换电路，例示降压电路来进行说明。[第1实施方式]参照图1至图3，对本实施方式所涉及的基准电压产生电路以及半导体装置进行说明。图1示出本实施方式所涉及的半导体存储装置100。如图1所示，半导体存储装置100构成为包括半导体装置50(在图1中，记载为“电压转换电路”)、以及内部电路60。如图1所示，半导体装置50与内部电路60一起设置在半导体装置内，使外部电源的电压VCC(以下，有时称为“外部电压VCC”)下降到内部电源的电压VDD(以下，有时称为“内部电压VDD”)并供给至内部电路60。本实施方式所涉及的基准电压产生电路设置在半导体装置50的内部。如图1所示，本实施方式所涉及的内部电路60是存储电路，作为一个例子，构成为包括写入读出控制电路、内部电源电路、I/O电路、解码器电路、存储器阵列、传感器电路等。其中，内部电路60内的内部电源电路是接受来自半导体装置50的内部电压VDD，并进行向内部电路60的各电路块的分配等的电路。此处，如果列举各电压值的一个例子，则外部电压VCC例如设为3.3V，内部电压VDD例如设为1.5V。参照图2，更详细地对本实施方式所涉及的半导体装置50进行说明。如图2所示，半导体装置50构成为包括带隙电路51、缓冲电路52以及调节器电路53。向带隙电路51、缓冲电路52、调节器电路53分别供给外部电压VCC。带隙电路51是本专利技术所涉及的基准电压产生电路的一个例子。带隙电路51是生成在调节器电路53中所使用的基准电压VBGR的电路。如图2所示，带隙电路51具备运算放大器4、作为PMOS的驱动器3、二极管1c、2c、电阻1a、2a、2b以及电容5。如图2所示，二极管2c构成为使多个二极管并联连接。另外，电容5连接在驱动器3的漏极与电阻2a、本文档来自技高网...

【技术保护点】
1.一种基准电压产生电路，包括：/n第1二极管，具有第1导通面积；/n第2二极管，具有大于上述第1导通面积的第2导通面积；/n生成部，使用基于上述第1二极管的电压和基于上述第2二极管的电压来生成基准电压；以及/n第1电容，连接在分压电阻的连接点与上述生成部的输出之间，上述分压电阻连接在上述生成部的输出与上述第2二极管之间。/n

【技术特征摘要】
20190329 JP 2019-0674421.一种基准电压产生电路，包括：
第1二极管，具有第1导通面积；
第2二极管，具有大于上述第1导通面积的第2导通面积；
生成部，使用基于上述第1二极管的电压和基于上述第2二极管的电压来生成基准电压；以及
第1电容，连接在分压电阻的连接点与上述生成部的输出之间，上述分压电阻连接在上述生成部的输出与上述第2二极管之间。


2.根据权利要求1所述的基准电压产生电路，其中，
上述基准电压产生电路还包括一端与上述第1二极管连接的第1电阻，
上述分压电阻具备在一端与上述第2二极管连接的第2电阻、以及一端与上述第2电阻的另一端连接的第3电阻，
上述生成部具备：运算放大器，一个输入端子与上述第1二极管和上述第1电阻的连接点连接，另一个输入端子与上述第2电阻和上述第3电阻的连接点连接；以及第1场效应晶体管，栅极与上述运算放大器的输出连接，输出上述基准电压的漏极与上述第1电阻的另一端以及上述第3电阻的另一端连接，
上述第1电容连接在上述第1场效应晶体管的漏极与上述第2电阻和上述第3电阻的连接点之间。


3.一种半导体装置，包括：
权利要求1或者权利要求2所述的基准电压产生电路；
低通滤波器，输入端与上述基准电...

【专利技术属性】
技术研发人员：谷川博之，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本;JP