用于处理器件的技术制造技术

代表性技术提供用于形成微电子组件的过程步骤，包括准备用于结合的微电子部件，诸如管芯、晶圆、衬底等。该微电子部件的一个或多个表面被形成和准备为结合表面。该微电子部件在该准备的结合表面处堆叠并结合而无需粘合剂。

【技术实现步骤摘要】
【国外来华专利技术】用于处理器件的技术优先权要求和相关申请的交叉引用本申请根据35U.S.C.§119(e)(1)要求2019年1月30日提交的美国非临时专利申请16/262,489和2018年2月15日提交的美国临时专利申请62/631,216的权益，这些申请据此全文以引用方式并入。
以下描述涉及集成电路(“IC”)。更具体地讲，以下描述涉及制造IC管芯和晶圆。
技术介绍
微电子元件通常包括半导体材料诸如硅或砷化镓的薄板，该薄板通常被称为半导体晶圆。晶圆可被形成为包括在晶圆表面上和/或部分嵌入晶圆内的多个集成芯片或管芯。与晶圆分离的管芯通常作为单独的预封装单元提供。在一些封装设计中，将管芯安装到衬底或芯片载体，该衬底或芯片载体继而安装在电路面板诸如印刷电路板(PCB)上。例如，在适于进行表面安装的封装中提供许多管芯。封装式半导体管芯还可以以“堆叠”布置提供，其中例如在电路板或其他载体上提供一个封装，并且在第一封装的顶部上安装另一个封装。这些布置可允许多个不同管芯安装在电路板上的单个占有面积内，并且可通过在封装之间提供短互连来进一步促进高速度操作。通常，该互连距离可能仅略大于管芯自身的厚度。为了在管芯封装叠堆内实现互连，可在每个管芯封装(最顶部封装除外)的两侧(例如，面)上提供用于机械连接和电连接的互连结构。另外，管芯或晶圆可以作为各种微电子封装方案的一部分以三维布置堆叠。这可以包括在较大的基础管芯、器件、晶圆、衬底等上堆叠一个或多个管芯、器件和/或晶圆的层、以竖直或水平布置堆叠多个管芯或晶圆以及两者的各种组合。管芯或晶圆可以使用各种结合技术以堆叠布置来结合，包括直接电介质结合、非粘合技术，诸如或混合结合技术诸如这两种技术均可从InvensasBondingTechnologies,Inc.(以前的Ziptronix,Inc.)，Xperi公司获得(参见例如美国专利6,864,585和7,485,968，其全文以引用方式并入本文)。实现堆叠管芯和晶圆布置可能存在多种挑战。当使用直接结合或混合结合技术结合堆叠的管芯时，通常期望待结合管芯的表面极其平坦、平滑和清洁。例如，一般来讲，表面应具有非常低的表面拓扑方差，并且具有低含量的杂质、颗粒或其他残余物。颗粒或残余物的移除可改善表面的清洁度和平坦度以及层之间结合的可靠性，然而，颗粒和残余物的移除有时可能是有问题的。附图说明参考附图阐述了详细描述。在这些图中，参考标号的一个或多个最左边的数字标识首次出现参考标号的图。在不同图中使用相同的附图标记表示相似或相同的项目。对于该讨论，图中所示的装置和系统被示出为具有多个部件。如本文所述，装置和/或系统的各种实施方式可以包括较少的部件并且仍然在本公开的范围内。另选地，装置和/或系统的其他实施方式可以包括附加部件或所描述部件的各种组合，并且仍然在本公开的范围内。图1A示出了在将管芯结合到衬底之前衬底和两个管芯的示例性剖面图。图1B示出了在将管芯结合到衬底之后衬底和两个管芯的示例性剖面图。图1C示出了衬底以及将多个管芯结合到衬底的示例性剖面图。图2是示出根据实施方案的用于准备用于结合的衬底的示例性过程的流程图。图3是示出根据实施方案的用于准备用于结合的管芯的示例性过程的流程图。图4是示出根据实施方案的用于准备用于结合的管芯的另一个示例性过程的流程图。图5是示出根据实施方案的用于准备用于结合的管芯的另一个示例性过程的流程图。图6A是示出根据实施方案的用于准备用于结合的衬底的示例性过程的流程图。图6B是示出根据实施方案的用于准备用于结合的管芯的示例性过程的流程图。图7A是示出根据实施方案的用于准备用于结合的衬底的另一个示例性过程的流程图。图7B是示出根据实施方案的用于准备用于结合的管芯的另一个示例性过程的流程图。
技术实现思路
公开了代表性的技术和器件，包括用于形成新型微电子组件的过程步骤。过程包括准备用于结合的微电子部件，诸如管芯、晶圆、衬底等。在各种实施方式中，微电子部件的一个或多个表面被形成和准备为结合表面。微电子部件可在准备的结合表面处堆叠并结合而无需粘合剂。在各种实施方式中，用于形成微电子组件的方法包括准备第一衬底的结合表面，包括：使第一衬底的结合表面平面化以具有第一预先确定的最小表面方差，以及等离子体激活第一衬底的结合表面。该方法还包括准备第二衬底的第一结合表面，包括将第二衬底的第一结合表面平面化以具有第二预先确定的最小表面方差。在实施方式中，该方法包括将第二衬底安装到由切割框架保持的切割片或切割带，以及在将第二衬底安装到切割片或切割带的同时将第二衬底分割成多个管芯。多个管芯中的每个管芯具有由第二衬底的第一结合表面的一部分构成的第一结合表面。该方法可包括在将多个管芯安装到切割片或切割带的同时处理多个管芯，使用拾取和放置工具选择多个管芯中的管芯，以及在没有粘合剂并且不激活管芯的第一结合表面的情况下将管芯的第一结合表面直接结合到第一衬底的结合表面。在附加实施方式中，技术和方法包括准备第二衬底或多个管芯(或单个管芯)的背侧以用于将附加管芯(或多个附加管芯)结合到结合的管芯。在一些实施方式中，使用独特组的处理步骤来清洁第一衬底和/或第二衬底或管芯的结合表面。例如，在一些实施方案中，可使用一种或多种独特的配方进行清洁。在其他实施方案中，可使用兆频超声波换能器和/或机械刷来帮助清洁。在另选实施方式中，衬底或管芯中的一者或多者的结合表面可在处理期间涂覆有一个或多个保护性涂层。例如，在一个实施方案中，单独的保护性涂层可使结合表面疏水或亲水。涂层可防止对结合表面的污染，防止在处理期间对结合表面的损坏等。涂层中的一个或多个涂层可在其他过程步骤期间被移除。另外，处理部件的处理工具中的一个或多个处理工具可被涂覆或形成为疏水的，作为防止清洁部件在处理期间被污染的技术。本专利技术参考电气和电子部件以及变化的载体讨论了各种具体实施和布置。虽然提到了特定部件(即，管芯、晶圆、集成电路(IC)、芯片管芯、衬底等)，但这并非旨在进行限制，而是为了便于讨论和说明方便。参考晶圆、管芯、衬底等讨论的技术和器件适用于任何类型或数量的电子部件、电路(例如，集成电路(IC)、混合电路、ASIC、存储器器件、处理器等)、部件组、封装部件、结构(例如，晶圆、面板、板、PCB等)等，它们可耦接以彼此交接，与外部电路、系统、载体等交接。这些不同部件、电路、组、封装、结构等中的每一者可以统称为“微电子部件”。为简单起见，除非另外指明，否则结合到另一个部件的部件在本文中将被称为“管芯”，并且管芯所结合的另一个部件在本文中将被称为“衬底”。下面使用多个示例更详细地解释实施方式。尽管在此处和下文讨论了各种实施方式和示例，但是通过组合各个实施方式和示例的特征和元素，其他实施方式和示例也是可能的。具体实施方式概述参见图1A-图1C，在各种示例中，公开了用于处理待堆叠并直接或紧密结合本文档来自技高网...

【技术保护点】
1.一种形成微电子组件的方法，包括：/n准备第一衬底的结合表面，包括：/n使所述第一衬底的所述结合表面平面化以具有第一预先确定的最小表面方差；以及/n等离子体激活所述第一衬底的所述结合表面；/n准备第二衬底的结合表面，包括将所述第二衬底的所述结合表面平面化以具有第二预先确定的最小表面方差；/n将所述第二衬底安装到由切割框架保持的切割片或切割带；/n在将所述第二衬底安装到所述切割片或所述切割带的同时将所述第二衬底分割成多个管芯，所述多个管芯中的每个管芯具有结合表面，所述结合表面包括所述第二衬底的所述结合表面的一部分；/n在将所述多个管芯安装到所述切割片或所述切割带的同时处理所述多个管芯；/n使用拾取和放置工具选择所述多个管芯中的管芯；并且/n在没有粘合剂并且不激活所述管芯的所述结合表面的情况下将所述管芯的所述结合表面直接结合到所述第一衬底的所述结合表面。/n

【技术特征摘要】
【国外来华专利技术】20180215 US 62/631,216;20190130 US 16/262,4891.一种形成微电子组件的方法，包括：
准备第一衬底的结合表面，包括：
使所述第一衬底的所述结合表面平面化以具有第一预先确定的最小表面方差；以及
等离子体激活所述第一衬底的所述结合表面；
准备第二衬底的结合表面，包括将所述第二衬底的所述结合表面平面化以具有第二预先确定的最小表面方差；
将所述第二衬底安装到由切割框架保持的切割片或切割带；
在将所述第二衬底安装到所述切割片或所述切割带的同时将所述第二衬底分割成多个管芯，所述多个管芯中的每个管芯具有结合表面，所述结合表面包括所述第二衬底的所述结合表面的一部分；
在将所述多个管芯安装到所述切割片或所述切割带的同时处理所述多个管芯；
使用拾取和放置工具选择所述多个管芯中的管芯；并且
在没有粘合剂并且不激活所述管芯的所述结合表面的情况下将所述管芯的所述结合表面直接结合到所述第一衬底的所述结合表面。


2.根据权利要求1所述的方法，还包括：
将保护性涂层施加到所述第二衬底的所述结合表面；并且
在将所述多个管芯安装到所述切割片或所述切割带的同时从所述多个管芯清洁所述保护性涂层。


3.根据权利要求2所述的方法，还包括使用化学试剂、兆频超声波换能器和/或机械刷来清洁所述多个管芯或所述第一衬底的一个或多个表面。


4.根据权利要求1所述的方法，还包括在所述管芯由所述拾取和放置工具保持的同时处理所述多个管芯中的所述管芯，所述处理包括原位清洁所述管芯的所述结合表面。


5.根据权利要求1所述的方法，其中所述切割片或所述切割带为第一切割片或第一切割带，并且还包括将所述多个管芯转移到第二切割片或第二切割带，以避免所述多个管芯受到所述第一切割片或所述第一切割带上的颗粒或残余物的污染并且/或者使得能够使用与所述第一切割带不相容的溶剂或化学品。


6.根据权利要求1所述的方法，还包括通过以下方式使所述切割片或所述切割带对污染物的暴露最小化：屏蔽所述切割片或所述切割带的超出所述多个管芯的暴露部分，使所述切割片或所述切割带的在所述多个管芯中的管芯之间的暴露部分最小化，和/或缩短一个或多个过程步骤持续时间。


7.根据权利要求1所述的方法，还包括使用所述拾取和放置工具在所述管芯的所述结合表面处选择所述多个管芯中的所述管芯，而不会将所述管芯的所述结合表面污染到大于预定义的结合质量规格的程度。


8.根据权利要求7所述的方法，其中当用所述拾取和放置工具选择所述管芯时，所述拾取和放置工具的表面与管芯的所述结合表面直接接触。


9.根据权利要求7所述的方法，其中所述拾取和放置工具的表面是多孔的。


10.根据权利要求7所述的方法，其中所述拾取和放置工具的表面由疏水材料形成或涂覆有疏水材料。


11.根据权利要求1所述的方法，还包括处理所述管芯的所述结合表面以变得疏水。


12.根据权利要求1所述的方法，其中所述微电子组件包括所述多个管芯中的多个直接结合的管芯的叠堆，并且其中在将每个管芯放置在所述叠堆上之后，对所述微电子组件进行低温退火。


13.根据权利要求1所述的方法，其中所述微电子组件包括所述多个管芯中的多个直接结合的管芯的叠堆，并且其中所述微电子组件仅在将多个管芯放置在所述叠堆上之后进行退火。


14.根据权利要求1所述的方法，其中所述多个管芯中的所述管芯的所述结合表面是第一结合表面，并且其中所述多个管芯中的所述管芯包括与所述管芯的所述第一结合表面相对的第二结合表面，所述方法还包括：
准备所述管芯的所述第二结合表面，包括：
使所述管芯的所述第二结合表面平面化和/或清洁所述管芯的所述第二结合表面以具有第三预先确定的最小表面方差；以及
等离子体激活所述管芯的所述第二结合表面；
准备附加管芯的第一结合表面，所述附加管芯的所述第一结合表面具有第四预先确定的最小表面方差；并且
在没有粘合剂并且不激活所述附加管芯的所述第一结合表面的情况下将所述附加管芯的所述第一结合表面直接结合到所述管芯的所述第二结合表面。


15.一种形成微电子组件的方法，包括：
准备第一衬底的结合表面；
准备第二衬底的结合表面，包括将所述第二衬底的所述结合表面平面化以具有预先确定的最小表面方差；
将所述第二衬底安装到切割带；
在将所述第二衬底安装到所述切割带的同时将所述第二衬底分割成多个管芯，所述多个管芯中的每个管芯具有结合表面，所述结合表面由所述第二衬底的所述结合表面的一部分构成；
在将所述多个管芯安装到所述切割带的同时处理所述多个管芯；
使用拾取和放置工具选择所述多个管芯中的管芯；并且
在没有粘合剂并且不激活所述管芯的所述结合表面的情况下将所述管芯的所述结合表面直接结合到所述第一衬底的所述结合表面。


16.根据权利要求15所述的方法，还包括使所述第一衬底的所述结合表面平面化以具有另一个预先确定的最小表面方差；以及等离子体激活所述第一衬底的所述结合表面。


17.根据权利要求15所述的方法，还包括使所述第一衬底的所述结合表面平面化以具有另一个预先确定的最小表面方差；以及等离子体灰化和等离子体激活所述第一衬底的所述结合表面。


18.根据权利要求15所述的方法，还包括在将所述管芯的所述结合表面直接结合到所述第一衬底的所述结合表面之前，使所述管芯的所述结合表面疏水。


19.一种形成微电子组件的方法，包括：
准备第一衬底的结合表面，包括：
使所述第一衬底的所述结合表面平面化以具有第一预先确定的最小表面方差；以及
等离子体激活所述第一衬底的所述结合表面；
准备第二衬底的结合表面，包括将所述第二衬底的所述结合表面平面化以具有第二预先确定的最小表面方差；
将所述第二衬底安装到由夹持环或切割框架保持的切割片或切割带；
在将所述第二衬底安装到所述切割片...

【专利技术属性】
技术研发人员：C·E·尤佐，L·W·米卡里米，G·高，G·G·小方丹，
申请(专利权)人：伊文萨思粘合技术公司，
类型：发明
国别省市：美国;US