MOS驱动电路和集成电路芯片制造技术

本发明专利技术实施例公开了一种MOS驱动电路和集成电路芯片。该MOS驱动电路包括：第一比较器，第一比较器用于根据上拉晶体管的栅极电压，反馈上拉晶体管的工作状态，并输出第一反馈信号；第二比较器，第二比较器用于根据下拉晶体管的栅极电压，反馈下拉晶体管的工作状态，并输出第二反馈信号；逻辑转换模块，逻辑转换模块用于根据控制信号、第一反馈信号和第二反馈信号，在其第一输出端输出上拉控制信号，以在下拉晶体管导通时控制上拉晶体管断开；在其第二输出端输出下拉控制信号，以在上拉晶体管导通时控制下拉晶体管断开。与现有技术相比，本发明专利技术实施例避免了最后一级反相器产生穿通电流，从而有利于提升功率MOS的开关速度和系统效率。

【技术实现步骤摘要】
MOS驱动电路和集成电路芯片
本专利技术实施例涉及电路
，尤其涉及一种MOS驱动电路和集成电路芯片。
技术介绍
随着集成电路芯片集成度越来越高，功能越来越强，集成电路芯片等对电源低功耗的需求越来越高。这就要求电源中的功率器件(比较常用的是功率MOS)的内阻越来越低，从而对功率MOS的驱动提出了更高的要求。图1为现有的一种MOS驱动电路驱动功率MOS的电路示意图。参见图1，MOS驱动电路10包括反相器X1、反相器X2、反相器X3和反相器X4。四个反相器依次级联连接，反相器X1的输出端为节点node1，反相器X2的输出端为节点node2，反相器X3的输出端为节点node3。控制信号Ctl经由MOS驱动电路10的输入端11输入，该控制信号Ctl通过依次通过四个反相器后从输出端12输出，输出的信号定义为驱动信号GateDrv。驱动信号GateDrv用于控制外部功率MOSM3的栅极。在现有技术中，随着功率MOS开关速度的提升，最后一级反相器X4中的晶体管在切换开关状态的过程中容易产生穿通电流，影响了功率MOS的开关速度和系统效率。
技术实现思路
本专利技术实施例提供一种MOS驱动电路和集成电路芯片，以避免最后一级反相器产生穿通电流，从而有利于提升功率MOS的开关速度和系统效率。第一方面，本专利技术实施例提供了一种MOS驱动电路，包括：上拉晶体管和下拉晶体管，所述上拉晶体管和所述下拉晶体管作为所述MOS驱动电路的最后一级反相器，且所述最后一级反相器的输出端作为所述MOS驱动电路的驱动输出端；第一比较器，所述第一比较器的输入端与所述上拉晶体管的栅极电连接；所述第一比较器用于根据所述上拉晶体管的栅极电压，反馈所述上拉晶体管的工作状态，并输出第一反馈信号；第二比较器，所述第二比较器的输入端与所述下拉晶体管的栅极电连接；所述第二比较器用于根据所述下拉晶体管的栅极电压，反馈所述下拉晶体管的工作状态，并输出第二反馈信号；逻辑转换模块，包括第一比较输入端、第二比较输入端、控制信号输入端、第一输出端和第二输出端；所述第一比较输入端与所述第一比较器的输出端电连接，所述第二比较输入端与所述第二比较器的输出端电连接，所述控制信号输入端接入控制信号；所述逻辑转换模块用于根据所述控制信号、所述第一反馈信号和所述第二反馈信号，在其第一输出端输出上拉控制信号，以在所述下拉晶体管导通时控制所述上拉晶体管断开；在其第二输出端输出下拉控制信号，以在所述上拉晶体管导通时控制所述下拉晶体管断开。可选地，所述逻辑转换模块包括：第一逻辑单元，所述第一逻辑单元的第一输入端与所述逻辑转换模块的控制信号输入端电连接，所述第一逻辑单元的第二输入端与所述逻辑转换模块的第二比较输入端电连接，所述第一逻辑单元的输出端与所述逻辑转换模块的第一输出端电连接；所述第一逻辑单元用于将所述控制信号与所述第二反馈信号进行逻辑转换，以根据所述控制信号和所述第二反馈信号生成所述上拉控制信号；第二逻辑单元，所述第二逻辑单元的第一输入端与所述逻辑转换模块的控制信号输入端电连接，所述第二逻辑单元的第二输入端与所述逻辑转换模块的第一比较输入端电连接，所述第二逻辑单元的输出端与所述逻辑转换模块的第二输出端电连接；所述第二逻辑单元用于将所述控制信号与所述第一反馈信号进行逻辑转换，以根据所述控制信号和所述第一反馈信号生成所述下拉控制信号。可选地，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；所述第一逻辑单元包括第一反相器和或非门，所述第一反相器的输入端与所述第一逻辑单元的第一输入端电连接；所述或非门的第一输入端与所述第一反相器的输出端电连接，所述或非门的第二输入端与所述第一逻辑单元的第二输入端电连接，所述或非门的输出端与所述第一逻辑单元的输出端电连接；所述第二逻辑单元包括第二反相器和与非门，所述第二反相器的输入端与所述第二逻辑单元的第一输入端电连接；所述与非门的第一输入端与所述第二反相器的输出端电连接，所述与非门的第二输入端与所述第二逻辑单元的第二输入端电连接，所述与非门的输出端与所述第二逻辑单元的输出端电连接。可选地，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；第一比较器包括：第一P型晶体管、第一N型晶体管、第三反相器、第四反相器和第二N型晶体管；所述第一P型晶体管的栅极和所述第一N型晶体管的栅极短接，并作为所述第一比较器的输入端；所述第一P型晶体管的源极接入第一电源，所述第一P型晶体管的漏极与所述第一N型晶体管的漏极电连接，所述第一N型晶体管的源极接入第二电源；所述第三反相器的输入端与所述第一P型晶体管的漏极电连接，所述第三反相器的输出端与所述第四反相器的输入端电连接，所述第四反相器的输出端作为所述第一比较器的输出端；所述第二N型晶体管的栅极与所述第三反相器的输出端电连接，所述第二N型晶体管的源极接入所述第二电源，所述第二N型晶体管的漏极与所述第一P型晶体管的漏极电连接。可选地，所述第一P型晶体管的宽长比与所述第一N型晶体管的宽长比的比值大于或等于20；且所述第一P型晶体管的阈值电压与所述上拉晶体管的阈值电压相等。可选地，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；第二比较器包括：第二P型晶体管、第三N型晶体管、第五反相器、第六反相器和第三P型晶体管；所述第二P型晶体管的栅极和所述第三N型晶体管的栅极短接，并作为所述第二比较器的输入端；所述第二P型晶体管的源极接入第一电源，所述第二P型晶体管的漏极与所述第三N型晶体管的漏极电连接，所述第三N型晶体管的源极接入第二电源；所述第五反相器的输入端与所述第二P型晶体管的漏极电连接，所述第五反相器的输出端与所述第六反相器的输入端电连接，所述第六反相器的输出端作为所述第二比较器的输出端；所述第三P型晶体管的栅极与所述第五反相器的输出端电连接，所述第三P型晶体管的源极接入所述第一电源，所述三P型晶体管的漏极与所述第二P型晶体管的漏极电连接。可选地，所述第三N型晶体管的宽长比与所述第二P型晶体管的宽长比的比值大于或等于20；且所述第三N型晶体管的阈值电压与所述下拉晶体管的阈值电压相等。可选地，MOS驱动电路还包括：第一反相器链模块，所述第一反相器链模块的输入端与所述逻辑转换模块的第一输出端电连接，所述第一反相器链模块的输出端与所述上拉晶体管的栅极电连接；所述第一反相器链模块用于对上拉控制信号进行逐级反相，并输出至所述上拉晶体管的栅极；第二反相器链模块，所述第二反相器链模块的输入端与所述逻辑转换模块的第二输出端电连接，所述第二反相器链模块的输出端与所述下拉晶体管的栅极电连接；所述第二反相器链模块用于对下拉控制信号进行逐级反相，并输出至所述下拉晶体管的栅极。可选地，所述第一反相器链模块包括级联连接的至少一级第七反相器；所述第二反相器链模块包括级联连接的至少一级第八反相器。第二方面，本专利技术实施例还提供了一种集本文档来自技高网...

【技术保护点】
1.一种MOS驱动电路，其特征在于，包括：/n上拉晶体管和下拉晶体管，所述上拉晶体管和所述下拉晶体管作为所述MOS驱动电路的最后一级反相器，且所述最后一级反相器的输出端作为所述MOS驱动电路的驱动输出端；/n第一比较器，所述第一比较器的输入端与所述上拉晶体管的栅极电连接；所述第一比较器用于根据所述上拉晶体管的栅极电压，反馈所述上拉晶体管的工作状态，并输出第一反馈信号；/n第二比较器，所述第二比较器的输入端与所述下拉晶体管的栅极电连接；所述第二比较器用于根据所述下拉晶体管的栅极电压，反馈所述下拉晶体管的工作状态，并输出第二反馈信号；/n逻辑转换模块，包括第一比较输入端、第二比较输入端、控制信号输入端、第一输出端和第二输出端；所述第一比较输入端与所述第一比较器的输出端电连接，所述第二比较输入端与所述第二比较器的输出端电连接，所述控制信号输入端接入控制信号；所述逻辑转换模块用于根据所述控制信号、所述第一反馈信号和所述第二反馈信号，在其第一输出端输出上拉控制信号，以在所述下拉晶体管导通时控制所述上拉晶体管断开；在其第二输出端输出下拉控制信号，以在所述上拉晶体管导通时控制所述下拉晶体管断开。/n

【技术特征摘要】
1.一种MOS驱动电路，其特征在于，包括：
上拉晶体管和下拉晶体管，所述上拉晶体管和所述下拉晶体管作为所述MOS驱动电路的最后一级反相器，且所述最后一级反相器的输出端作为所述MOS驱动电路的驱动输出端；
第一比较器，所述第一比较器的输入端与所述上拉晶体管的栅极电连接；所述第一比较器用于根据所述上拉晶体管的栅极电压，反馈所述上拉晶体管的工作状态，并输出第一反馈信号；
第二比较器，所述第二比较器的输入端与所述下拉晶体管的栅极电连接；所述第二比较器用于根据所述下拉晶体管的栅极电压，反馈所述下拉晶体管的工作状态，并输出第二反馈信号；
逻辑转换模块，包括第一比较输入端、第二比较输入端、控制信号输入端、第一输出端和第二输出端；所述第一比较输入端与所述第一比较器的输出端电连接，所述第二比较输入端与所述第二比较器的输出端电连接，所述控制信号输入端接入控制信号；所述逻辑转换模块用于根据所述控制信号、所述第一反馈信号和所述第二反馈信号，在其第一输出端输出上拉控制信号，以在所述下拉晶体管导通时控制所述上拉晶体管断开；在其第二输出端输出下拉控制信号，以在所述上拉晶体管导通时控制所述下拉晶体管断开。


2.根据权利要求1所述的MOS驱动电路，其特征在于，所述逻辑转换模块包括：
第一逻辑单元，所述第一逻辑单元的第一输入端与所述逻辑转换模块的控制信号输入端电连接，所述第一逻辑单元的第二输入端与所述逻辑转换模块的第二比较输入端电连接，所述第一逻辑单元的输出端与所述逻辑转换模块的第一输出端电连接；所述第一逻辑单元用于将所述控制信号与所述第二反馈信号进行逻辑转换，以根据所述控制信号和所述第二反馈信号生成所述上拉控制信号；
第二逻辑单元，所述第二逻辑单元的第一输入端与所述逻辑转换模块的控制信号输入端电连接，所述第二逻辑单元的第二输入端与所述逻辑转换模块的第一比较输入端电连接，所述第二逻辑单元的输出端与所述逻辑转换模块的第二输出端电连接；所述第二逻辑单元用于将所述控制信号与所述第一反馈信号进行逻辑转换，以根据所述控制信号和所述第一反馈信号生成所述下拉控制信号。


3.根据权利要求2所述的MOS驱动电路，其特征在于，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；
所述第一逻辑单元包括第一反相器和或非门，所述第一反相器的输入端与所述第一逻辑单元的第一输入端电连接；所述或非门的第一输入端与所述第一反相器的输出端电连接，所述或非门的第二输入端与所述第一逻辑单元的第二输入端电连接，所述或非门的输出端与所述第一逻辑单元的输出端电连接；
所述第二逻辑单元包括第二反相器和与非门，所述第二反相器的输入端与所述第二逻辑单元的第一输入端电连接；所述与非门的第一输入端与所述第二反相器的输出端电连接，所述与非门的第二输入端与所述第二逻辑单元的第二输入端电连接，所述与非门的输出端与所述第二逻辑单元的输出端电连接。


4.根据权利要求1所述的MOS驱动电路，其特征在于，所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管；
第一比较器包括：第一P型晶体管、第一N型晶体管、第...

【专利技术属性】
技术研发人员：龚坤林，
申请(专利权)人：苏州赛芯电子科技有限公司，
类型：发明
国别省市：江苏;32