半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置，其包含既能抑制电路规模的增大，又能增加数据容量的先进先出电路。所述半导体装置包括：单端口型的存储部(11)，存储数据；触发器(12)，暂时保存存储部(11)的写入数据(FIFO_Input)或读取数据(FIFO_Output)；以及控制部(14、40)，控制保存在触发器(12)中的数据信号向存储部(11)的写入时机或者从所述存储部的读取时机，以避免存储部(11)中的写入动作与读取动作的重复。

【技术实现步骤摘要】
半导体装置
本专利技术涉及一种半导体装置，尤其涉及一种包含先进先出(First-InFirst-Out，FIFO)电路的半导体装置。
技术介绍
与FIFO电路关联地，在专利文献1中公开了一种FIFO存储器装置100，其具有输入寄存器(REG1)110、双端口随机存取存储器(RandomAccessMemory，RAM)(DportRAM)120、第一中间寄存器(REG2)131、第二中间寄存器(REG3)132、输出寄存器(REG4)140、选择电路(MUX)150、写指示器(writepointer)部(Wpointer)160、写准备(writeread)信号生成部(WRDYGen)170、读指示器(readpointer)部(Rpointer)180及读准备信号生成部(RRDYGen)190。如专利文献1所示，以往，FIFO电路一般使用双端口RAM(RandomAccessMemory)。而且，若是小容量，则也有时以DFF(D型触发器(flip-flop))来构成。图5是表示将使用双端口RAM的FIFO电路的要点挑选出来表示的以往本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：/n单端口型的存储部，存储数据；/n触发器，暂时保存所述存储部的写入数据或读取数据；以及/n控制部，控制保存在所述触发器中的数据信号向所述存储部的写入时机或者从所述存储部的读取时机，以避免所述存储部中的写入动作与读取动作的重复。/n

【技术特征摘要】
20190325 JP 2019-0574771.一种半导体装置，包括：
单端口型的存储部，存储数据；
触发器，暂时保存所述存储部的写入数据或读取数据；以及
控制部，控制保存在所述触发器中的数据信号向所述存储部的写入时机或者从所述存储部的读取时机，以避免所述存储部中的写入动作与读取动作的重复。


2.根据权利要求1所述的半导体装置，其中
所述控制部包括：
地址控制部，在写入及读取所述存储部时，基于写入控制信号来控制写入地址，并基于读取控制信号来控制读取地址；以及
生成部，将基于写入使能信号及读取使能信号来决定所述写入时机或所述读取时机的信号作为所述写入控制信号或所述读取控制信号予以输出。


3.根据权利要求2所述的半导体装置，其中
所述触发器包括第一D型触发器，所述...

【专利技术属性】
技术研发人员：的场健二郎，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本;JP