一种异步先入先出的数据缓存控制器制造技术

一种异步先入先出的数据缓存控制器，利用写地址产生逻辑模块在写时钟域对写地址信号、写指针信号自加1，利用读地址产生逻辑模块在读时钟域对读地址信号、读指针信号自加1，设置计数模块对写指针信号和读指针信号进行计数，设置写指针同步模块将写指针信号同步到读时钟域与读指针信号进行比较判断读空，设置读指针同步模块将读指针信号同步到写时钟域与写指针信号进行比较判断写满，根据计数结果和判断结果控制读、写地址产生逻辑模块，双端口RAM存储模块在写时钟域下写入数据，在读时钟域下读出数据。本发明专利技术能够在不增加RAM深度且不影响系统整体运行速度的情况下，使数据正常的写入和读出，解决了跨时钟域数据传输中数据缓存溢出的问题。

An asynchronous FIFO data cache controller

【技术实现步骤摘要】
一种异步先入先出的数据缓存控制器
本专利技术属于数字集成电路设计领域，特别涉及一种异步先入先出(FIFO，FirstInputFirstOutput)的数据缓存控制器。
技术介绍
在现场可编程逻辑门阵列(FPGA，FieldProgrammableGateArray)系统中，如果数据传输中不满足触发器的建立时间和保持时间，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间不满足，就可能产生亚稳态，此时触发器输出端在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间内输出端在0和1之间处于振荡状态，而不是等于输入端的值。只要系统中有异步元件，亚稳态就无法避免。亚稳态主要发生在异步信号检测、跨时钟域信号传输以及复位电路等常用设计中。由于产生亚稳态后，寄存器输出端输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值。在信号传输中产生亚稳态就会导致与其相连其他数字部件将其作出不同的判断，有的判断到“1”有的判断到“0”，有的也进入了亚稳态，数字部件就会逻辑混乱。在复位电路中产生亚稳态可能会导致复位失败。在跨时钟域的数据传输中产生亚稳态的现象本文档来自技高网...

【技术保护点】
1.一种异步先入先出的数据缓存控制器，其特征在于，包括双端口RAM存储模块、写地址产生逻辑模块、读地址产生逻辑模块、写满判断模块、读空判断模块、读指针同步模块、写指针同步模块、写指针计数模块和读指针计数模块，/n所述写地址产生逻辑模块的时钟端连接写时钟信号，其复位端连接写复位信号，其使能端连接写使能信号，其控制端连接写控制信号，其地址输出端输出写地址信号，其指针输出端连接写指针信号；/n当所述写控制信号为低电平时，所述写地址产生逻辑模块在所述写时钟信号的每个周期将写地址信号和写指针信号的编码自加1后输出；当所述写控制信号为高电平时，所述写地址产生逻辑模块输出的写地址信号和写指针信号的编码停止自...

【技术特征摘要】
1.一种异步先入先出的数据缓存控制器，其特征在于，包括双端口RAM存储模块、写地址产生逻辑模块、读地址产生逻辑模块、写满判断模块、读空判断模块、读指针同步模块、写指针同步模块、写指针计数模块和读指针计数模块，
所述写地址产生逻辑模块的时钟端连接写时钟信号，其复位端连接写复位信号，其使能端连接写使能信号，其控制端连接写控制信号，其地址输出端输出写地址信号，其指针输出端连接写指针信号；
当所述写控制信号为低电平时，所述写地址产生逻辑模块在所述写时钟信号的每个周期将写地址信号和写指针信号的编码自加1后输出；当所述写控制信号为高电平时，所述写地址产生逻辑模块输出的写地址信号和写指针信号的编码停止自加1保持不变；
所述读地址产生逻辑模块的时钟端连接读时钟信号，其复位端连接读复位信号，其使能端连接读使能信号，其控制端连接读控制信号，其地址输出端输出读地址信号，其指针输出端连接读指针信号；
当所述读控制信号为低电平时，所述读地址产生逻辑模块在所述读时钟信号的每个周期将读地址信号和读指针信号的编码自加1后输出；当所述读控制信号为高电平时，所述读地址产生逻辑模块输出的读地址信号和读指针信号的编码停止自加1保持不变；
所述双端口RAM存储模块包括写控制单元、读控制单元和存储单元，
所述存储单元的数据输入端连接写入数据信号，其数据输出端连接读出数据信号；
所述写控制单元的时钟端连接所述写时钟信号，其复位端连接所述写复位信号，其使能端连接所述写使能信号，其地址输入端连接所述写地址信号，所述写控制单元用于控制所述写入数据信号在写时钟域下存入到所述存储单元中对应地址；
所述读控制单元的时钟端连接所述读时钟信号，其复位端连接所述读复位信号，其使能端连接所述读使能信号，其地址输入端连接所述读地址信号，所述读控制单元用于在读时钟域下将所述存储单元中对应地址的数据读出获得所述读出数据信号；
所述写指针计数模块用于对所述写指针信号进行计数，当计数结果达到设定值时产生高电平的写指针计数控制信号；
所述读指针计数模块用于对所述读指针信号进行计数，当计数结果达到设定值时产生高电平的读指针计数控制信号；
所述读指针同步模块用于将所述读指针信号同步到写时钟域；
所述写指针同步模块用于将所述写指针信号同步到读时钟域；<...

【专利技术属性】
技术研发人员：于奇，谢孟洲，田明，张启辉，李靖，
申请(专利权)人：电子科技大学，上海华力微电子有限公司，
类型：发明
国别省市：四川;51