位宽匹配电路、数据写入装置、数据读出装置和电子设备制造方法及图纸

一种位宽匹配电路、数据写入装置、数据读出装置以及电子设备，位宽匹配电路包括：缓存阵列(101)、写入控制单元(102)、读出控制单元(103)，所述缓存阵列(101)包括多个缓存模块(111)，每个缓存模块(111)包括n个缓存单元，每个缓存单元用于缓存一位数据，n为非零整数；在向所述缓存阵列(101)写入数据时，所述多个缓存模块(111)被分成a1组，其中每组包括b1个所述缓存模块(111)，所述写入控制单元(102)用于控制向a1组中的第i组缓存模块写入数据，写入数据的位宽为b1*n位，a1、b1为非零整数，i为小于等于a1的非零整数；在从所述缓存阵列(101)中读出数据时，所述多个缓存模块(111)被分成a2组，其中每组包括b2个缓存模块(111)，所述读出控制单元(103)用于控制从a2组中第j组缓存模块读出数据，读出数据的位宽为b2*n位，a2、b2为非零整数，j为小于等于a2的非零整数。位宽匹配电路可实现位宽任意匹配的解决方案。

【技术实现步骤摘要】
【国外来华专利技术】位宽匹配电路、数据写入装置、数据读出装置和电子设备
本申请实施例涉及电路
，尤其涉及一种位宽匹配电路、数据写入装置、数据读出装置和电子设备。
技术介绍
数字电路系统中的各个子系统之间存在各种各样的数据交互，交互双方需求的数据位宽通常也不一致，数据宽度的可变范围往往有较大的不确定性，比如一种场景中，其中一块电路板的模数转换芯片的数据位宽为12位，存储器接口的数据位宽为16位，另外一块电路板的模数转换芯片的数据位宽为20位，存储器接口的数据位宽为16位。由此可见，两块电路板的数据位宽均与存储器的数据位宽不一致，由此导致需要进行数据位宽的匹配；除此之外，在其他应用场景中，为了降低逻辑电路的时钟频率，需要进行数据位宽的匹配，比如将数据位宽较小的数据转换为数据位宽较大的数据。由此，亟待提供一种实现上述数据位宽匹配的技术方案。
技术实现思路
有鉴于此，本申请实施例所解决的技术问题之一在于提供一种位宽匹配电路、数据写入装置、数据读出装置以及电子设备，用以克服现有技术中上述缺陷。本申请实施例提供一种位宽匹配电路，其包括：缓存阵列、写入本文档来自技高网...

【技术保护点】
一种位宽匹配电路，其特征在于，包括：缓存阵列、写入控制单元、读出控制单元，所述缓存阵列包括多个缓存模块，每个缓存模块包括n个缓存单元，每个缓存单元用于缓存一位数据，n为非零整数；在向所述缓存阵列写入数据时，所述多个缓存模块被分成a1组，其中每组包括b1个所述缓存模块，所述写入控制单元用于控制向a1组中的第i组缓存模块写入数据，写入数据的位宽为b1*n位，a1、b1为非零整数，i为小于等于a1的非零整数；在从所述缓存阵列中读出数据时，所述多个缓存模块被分成a2组，其中每组包括b2个缓存模块，所述读出控制单元用于控制从a2组中第j组缓存模块读出数据，读出数据的位宽为b2*n位，a2、b2为非零整数...

【技术特征摘要】
【国外来华专利技术】一种位宽匹配电路，其特征在于，包括：缓存阵列、写入控制单元、读出控制单元，所述缓存阵列包括多个缓存模块，每个缓存模块包括n个缓存单元，每个缓存单元用于缓存一位数据，n为非零整数；在向所述缓存阵列写入数据时，所述多个缓存模块被分成a1组，其中每组包括b1个所述缓存模块，所述写入控制单元用于控制向a1组中的第i组缓存模块写入数据，写入数据的位宽为b1*n位，a1、b1为非零整数，i为小于等于a1的非零整数；在从所述缓存阵列中读出数据时，所述多个缓存模块被分成a2组，其中每组包括b2个缓存模块，所述读出控制单元用于控制从a2组中第j组缓存模块读出数据，读出数据的位宽为b2*n位，a2、b2为非零整数，j为小于等于a2的非零整数。


根据权利要求1所述的电路，其特征在于，所述写入控制单元包括：解复用器以及输入选择单元，所述输入选择单元用于使能a1组中的第i组缓存模块，对应地，所述解复用器用于建立向所述a1组中第i组缓存模块中写入数据的传输通道。


根据权利要求2所述的电路，其特征在于，所述输入选择单元包括：第一复用器以及写入地址寄存器，第一复用器用于根据所述a1组中所有缓存模块的读写状态筛选出可写入数据的第i组缓存模块，所述写入地址寄存器用于对所述第i组缓存模块的标识进行寄存，以使所述解复用器建立向所述a1组中第i组缓存模块中写入数据的传输通道。


根据权利要求1所述的电路，其特征在于，a1组中的每个所述缓存模块配置有读写标志位，根据所述第i组缓存模块中所有所述缓存模块的读写标志位确定所述第i组缓存模块的读写状态。


根据权利要求4所述的电路，其特征在于，还包括：为第i组缓存模块配置一个多输入的或非门，以对所述第i组缓存模块中所有所述缓存模块的读写标志位进行或非处理以确定所述第i组缓存模块的读写状态。


根据权利要求3所述的电路，其特征在于，在经过a1次写入数据之后，所述写入地址寄存器中寄存的地址被复位。


根据权利要求1所述的电路，其特征在于，所述读出控制单元包括：第二复用器以及读出选择单元，所述读出选择单元用于使能a2组中第j组缓存模块，对应地，所述第二复用器用于建立从所述a2组中第j组缓存模块读出数据的传输通道。


根据权利要求7述的电路，其特征在于，所述读出选择单元包括：第三复用器以及读出地址寄存器，第三复用器用于根据所述a2组中所有缓存模块的读写状态筛选出可读出数据的第j组缓存模块，所述读出地址寄存器用于对所述第j组缓存模块的地址进行寄存，以使所述第二复用器建立从所述第j组缓存模块读出数据的传输通道。


根据权利要求1所述的电路，其特征在于，还包括：为第j组缓存模块配置的一个多输入的与门，以对所述第j组缓存模块中所有所述缓存模块的读写标志位进行与逻辑处理以确定所述第j组缓存模块的读写状态。


根据权利要求8述的电路，其特征在于，在经过a2次读出数据之后，所述读出地址寄存器中寄存的地址被复位。


一种数据写入装置，其特征在于，包括：缓存阵列、写入控制单元，所述缓存阵列包括多个缓存模块，每个缓存模块包括n个缓存单元，每个缓存单元用于缓存一位数据，n为非零整数...

【专利技术属性】
技术研发人员：李耀合，谭波，颜晓东，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：发明
国别省市：广东;44