基于层次化测试向量的高效测试方法技术

技术编号:25800364 阅读:53 留言:0更新日期:2020-09-29 18:34
本申请公开了一种基于层次化测试向量的高效测试方法,涉及芯片测试技术领域,该方法将待测试的互连路径分成多个层次结构,针对各个层次结构生成测试序列,每个层次结构中对应上一个层次结构中同一个结构单元的各个测试向量作为一个测试组依次串行移位,该方法按照互连路径的层次对应生成层次化的测试序列,可以在保证全覆盖测试的基础上大大降低测试序列的数量,从而加快测试速度、提高测试效率,尤其适用于多裸片FPGA这种内含大量互连路径的结构。

【技术实现步骤摘要】
基于层次化测试向量的高效测试方法
本专利技术涉及芯片测试
,尤其是一种基于层次化测试向量的高效测试方法。
技术介绍
在芯片制作领域,为了保证芯片的功能正常,在芯片封装时需要选取测试好的部件进行封装,同时在封装完成后,仍需测试芯片内部连线的正确性,确保封装后的芯片功能正常。目前主流的测试方法是利用walking-1算法(串行移位方式,或者也叫走步算法)生成测试向量进行测试,但随着新型应用对芯片需求的不断提高,芯片规模越来越大、结构也越来越复杂,内部连线通常较多,这种测试方法的效率较低。
技术实现思路
本专利技术人针对上述问题及技术需求,提出了一种基于层次化测试向量的高效测试方法,该方法包括:将待测试的互连路径分为K个不同的层次结构,K≥2,第一个层次结构包括若干个第一结构单元,第k-1个层次结构中的每个第k-1结构单元包括第k个层次结构中的若干个第k结构单元,k为参数且2≤k≤K,第K个层次结构中的每个结构单元为一条互连路径;激励产生电路针对各个层次结构生成测试序列,各个测试序列的总序列长度相同且均与待测试的互连本文档来自技高网...

【技术保护点】
1.一种基于层次化测试向量的高效测试方法,其特征在于,所述方法包括:将待测试的互连路径分为K个不同的层次结构,K≥2,第一个层次结构包括若干个第一结构单元,第k-1个层次结构中的每个第k-1结构单元包括第k个层次结构中的若干个第k结构单元,k为参数且2≤k≤K,第K个层次结构中的每个结构单元为一条互连路径;/n激励产生电路针对各个层次结构生成测试序列,各个测试序列的总序列长度相同且均与待测试的互连路径的总数相等,针对第一个层次结构产生H

【技术特征摘要】
1.一种基于层次化测试向量的高效测试方法,其特征在于,所述方法包括:将待测试的互连路径分为K个不同的层次结构,K≥2,第一个层次结构包括若干个第一结构单元,第k-1个层次结构中的每个第k-1结构单元包括第k个层次结构中的若干个第k结构单元,k为参数且2≤k≤K,第K个层次结构中的每个结构单元为一条互连路径;
激励产生电路针对各个层次结构生成测试序列,各个测试序列的总序列长度相同且均与待测试的互连路径的总数相等,针对第一个层次结构产生H1个测试序列且每个测试序列中包括H1个测试向量,H1个测试序列内部的H1个测试向量依次串行移位;针对第k个层次结构产生Hk个测试序列、Hk个测试序列中对应于同一个第k-1结构单元的各个测试向量依次串行移位;所述激励产生电路共产生个测试序列并对产生的每个测试序列进行测试激励传输从而对待测试的互连路径进行测试。


2.根据权利要求1所述的高效测试方法,其特征在于,第k-1个层次结构中的每个第k-1结构单元包括的第k结构单元的数量相同或不同,则针对第k个层次结构产生的测试序列的数量为Hk=max(Ak-1),其中,Ak-1表示第k-1个层次结构中的各个第k-1结构单元分别包括的第k结构单元的数量,max(Ak-1)表示取Ak-1的各个值中的最大值。


3.根据权利要求2所述的高效测试方法,其特征在于,当第k-1个层次结构中的每个第k-1结构单元包括的第k结构单元的数量相同时,针对第k个层次结构产生的Hk个测试序列中每个测试序列分别包括Hk×Hk-1个测试向量形成Hk-1个测试组,每个测试组分别对应第k-1个层次结构中的一个第k-1结构单元,每个测试组中包括Hk个测试向量且各个测试组中的Hk个测试向量均相同。


4.根据权利要求1所述的高效测试方法,其特征在于,若干个激励产生电路获取相同的总控制逻辑,每个激励产生电路对应一个层次结构参数,所述层次结构参数包括K个参数编号,各个激励产生电路对应的层次结构参数不同;各个所述激励产生电路根据自身的层次结构参数以及获取到的所述总控制逻辑循环遍历并产生共个测试序列。


5.根据权利要求1-4任一所述的高效测试方法,其特征在于,待测试的互连路径为多裸片FPGA内部的互连路径,所述激励产生电路位于所述多裸片FPGA内部,所述多裸片FPGA包括基板、层叠设置在所述基板上的硅连接层以及层叠设置在所述硅连接层上的若干个FPGA裸片,所述硅连接层覆盖所有的FPGA裸片;
每个FPGA裸片上包括逻辑资源模块、硅堆叠连接模块以及连接点引出端,每个所述硅堆叠连接模块内包括若干个硅堆叠连接点,所述硅堆叠连接点配置为所述FPGA裸片的输入硅堆叠连接点或输出硅堆叠连接点,所述硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连;所述硅连接层内部布设有跨裸片连线,不同FPGA裸片中的连接点引出端之间通过所述硅连接层内的跨裸片连线相连;
每个FPGA裸片内部还通过逻辑资源模块配置形成有JTAG边界扫描链以及所述激励产生电路,所述JTAG边界扫描链连接至各个输入硅堆叠连接点和输出硅堆叠连接点,所述激励产生电路通过内置的JTA...

【专利技术属性】
技术研发人员:单悦尔徐彦峰范继聪张艳飞闫华
申请(专利权)人:无锡中微亿芯有限公司
类型:发明
国别省市:江苏;32

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