一种半导体芯片、多工器及通信设备制造技术

本发明专利技术涉及滤波器技术领域，特别地涉及一种半导体芯片、多工器及通信设备。该半导体芯片中，晶圆之间的密封环与无源器件之间也利用隔离层进行了隔离，通过密封环隔离层避免/减小密封环与无源器件之间的耦合，从而避免/降低多工器隔离度恶化。

【技术实现步骤摘要】
一种半导体芯片、多工器及通信设备
本专利技术涉及滤波器
，特别地涉及一种半导体芯片、多工器及通信设备。
技术介绍
近年来的通信设备小型化和高性能趋势的加快，给射频前端提出了更高的挑战。在射频通信前端中，一方面要通过减小芯片和封装基板的尺寸来实现小型化，另一方面要通过减少损耗来源以及更好的谐振器配合设计来实现更好的性能。在现有的滤波器结构中，用于匹配的无源器件较多，同时用于改善特定性能比如滚降插损等也需要额外引入更多的电感、电容、耦合等多种结构。普通的滤波器的一种典型结构如图1所示，图1是根据现有技术中的声波滤波器的一种结构的示意图。这种滤波器10中，输入端131和输出端132之间有电感121、122以及多个谐振器(通常称作串联谐振器)101～104，各串联谐振器的连接点与接地端之间的多个支路(通常称作并联支路)上分别设置有谐振器111～113(通常称作并联谐振器)，以及电感123～125。各并联谐振器上添加有质量负载层，使并联谐振器的频率和串联谐振器的频率具有差异从而形成滤波器的通带。四工器包括四颗滤波器，四颗滤波器(芯片)的频段分别为B3TX：1710～1785MHz，B3RX：1805～1880MHz，B1TX：1920～1980MHz，B1RX：2110～2170MHz。图2为现有的四工器中四颗芯片及匹配电感之间的位置关系图。如图2所示，该四工器20的尺寸较大，因此四颗芯片及其上的电学结构与封装基板上的匹配电感21具有一定的距离，彼此间的耦合较小。目前通常采用的一种方式是，通过调整芯片的摆放位置的方式进一步缩小四工器的尺寸。图3为现有的改进后的四工器中四颗芯片及匹配电感之间的位置关系图。如图3所示，该滤波器30中，将原四颗平面布置的芯片改为两两上下堆叠设置，水平方向将原四颗芯片减少为两颗，进而可缩小四工器的总面积。由图3可知，由于芯片与匹配电感31之间相对位置没有改变，因此耦合不变。为了进一步缩小四工器的尺寸，可将四工器的封装基板进一步缩小，其中封装基板缩小，将改变封装基板上匹配电感与芯片之间的相对关系。图4为另一种改进后的四工器中四颗芯片及匹配电感之间的位置关系图。如图4所示，该滤波器40中匹配电感41位于芯片的下方，此结构下，匹配电感41与芯片之间存在耦合，四工器中耦合增强会恶化四工器的隔离度。图5为现有的两个上下布置的芯片的剖视图，图6为图5中上晶圆下表面的平面图。如图5所示，在上晶圆的谐振器通过对接管脚PAD1穿过两层晶圆的通孔连接到下方的接地管脚PAD上，中晶圆的谐振器通过对接管脚PAD1穿过一层晶圆的通孔连接到下方的接地管脚PAD上，接地管脚PAD下方连接封装基板，封装基板中集成无源器件。相邻的晶圆之间设置密封环，密封环布置在对接管脚PAD1的外侧形成密封结构。如图6所示，上晶圆包括串联谐振器S1～S4，并联谐振器P1～P3，输入管脚IN，输入管脚OUT，对接管脚G1、G2，以及隔离层(图中竖线所占区域)和密封环。其中，隔离层需要和其中一个对接管脚PAD1以及对应的通孔连接实现接地，或者通过额外的对接管脚以及对应的通孔接地(图6中隔离层与对接管脚G2连接)。
技术实现思路
本专利技术提供了一种半导体芯片、多工器及通信设备，在密封环和无源器件之间增加隔离层，避免两者产生耦合，从而改善多工器的隔离度。为实现上述目的，根据本专利技术的一个方面，提供了一种半导体芯片。本专利技术的半导体芯片包括上晶圆和下晶圆，下晶圆底部连接封装基板，上晶圆和下晶圆之间具有密封环，密封环与下晶圆之间设有密封环隔离层；或者，密封环的内侧和外侧分别设有密封环内隔离层和密封环外隔离层，其中，密封环内隔离层与密封环外隔离层之间通过导体连接。可选地，所述导体位于密封环与下晶圆之间。可选地，下晶圆的上表面还设有谐振器隔离层，谐振器隔离层与密封环隔离层或密封环内隔离层为一体结构；该一体结构中，与下晶圆中的过孔相对的位置处设有通孔，用于上晶圆与下晶圆之间的对接管脚经由该通孔连接到下晶圆下侧的接地管脚。可选地，下晶圆中设有至少一个接地孔，接地孔内设有导线，谐振器隔离层、密封环隔离层、密封环内隔离层或密封环外隔离层通过接地孔内的导线与至少一个接地管脚连接。可选地，封装基板上包括多个叠加的上晶圆和下晶圆，多个叠加的上晶圆和下晶圆中包括多个接地孔，其中，多个接地孔向封装基板的垂直投影位于无源器件的外围，所述无源器件位于封装基板表面或内部，或位于下晶圆下侧。可选地，所述谐振器为声波谐振器。根据本专利技术的另一方面，提供了一种多工器。本专利技术的多工器包括至少两组叠加单元，叠加单元包括上晶圆、中晶圆和下晶圆，下晶圆底部连接封装基板，上晶圆和中晶圆之间、中晶圆和下晶圆之间分别具有密封环，密封环和中晶圆之间和/或密封环和下晶圆之间设有密封环隔离层；或者，位于中晶圆和/或下晶圆的密封环的内侧和外侧分别设有密封环内隔离层和密封环外隔离层，其中，密封环内隔离层与密封环外隔离层之间通过导体连接。可选地，所述导体位于密封环与其所在的中晶圆或下晶圆之间。可选地，中晶圆和/或下晶圆的上表面还设有谐振器隔离层，谐振器隔离层与同层的密封环隔离层或密封环内隔离层为一体结构；该一体结构中，与下晶圆中的过孔相对的位置处设有通孔，用于上晶圆与下晶圆之间的对接管脚经由该通孔连接到下晶圆下侧的接地管脚。可选地，中晶圆和/或下晶圆中设有至少一个接地孔，接地孔内设有导线，谐振器隔离层、密封环隔离层、密封环内隔离层或密封环外隔离层通过接地孔内的导线与至少一个接地管脚连接。可选地，多个叠加单元中包括多个接地孔，多个接地孔向封装基板的垂直投影位于封装基板中的无源器件的外围，所述无源器件位于封装基板表面或内部，或位于下晶圆下侧。可选地，所述谐振器为声波谐振器。可选地，多工器包括第一接收芯片、第一发送芯片、第二接收芯片、第二发送芯片；第二发送芯片和第一发送芯片叠加设置形成叠加单元，第二接收芯片和第一接收芯片叠加设置形成叠加单元，或者，第二发送芯片和第一接收芯片叠加设置叠加单元，第一发送芯片和第二接收芯片叠加设置形成叠加单元。根据本专利技术的又一方面，提供了一种通信设备，其包括本专利技术所述的多工器。根据本专利技术的又一方面，提供了又一种通信设备，其包括本专利技术所述的半导体芯片。附图说明为了说明而非限制的目的，现在将根据本专利技术的优选实施例、特别是参考附图来描述本专利技术，其中：图1是根据现有技术的一种滤波器拓扑结构的示意图；图2为现有的四工器中四颗芯片及匹配电感之间的位置关系图；图3为现有的改进后的四工器中四颗芯片及匹配电感之间的位置关系图；图4为另一种改进后的四工器中四颗芯片及匹配电感之间的位置关系图；图5为现有的两个上下布置的芯片的剖视图；图6为图5中上晶圆下表面的平面图；图7为本专利技术实施方式提供的封装结构中上晶圆的平面图；图8为本专利技术实施方式提供的封装结构中采用密封环的一种隔离方式的示意图；<本文档来自技高网...

【技术保护点】
1.一种半导体芯片，包括上晶圆和下晶圆，下晶圆底部连接封装基板，上晶圆和下晶圆之间具有密封环，其特征在于，/n密封环与下晶圆之间设有密封环隔离层；/n或者，/n密封环的内侧和外侧分别设有密封环内隔离层和密封环外隔离层，其中，密封环内隔离层与密封环外隔离层之间通过导体连接。/n

【技术特征摘要】
1.一种半导体芯片，包括上晶圆和下晶圆，下晶圆底部连接封装基板，上晶圆和下晶圆之间具有密封环，其特征在于，
密封环与下晶圆之间设有密封环隔离层；
或者，
密封环的内侧和外侧分别设有密封环内隔离层和密封环外隔离层，其中，密封环内隔离层与密封环外隔离层之间通过导体连接。


2.根据权利要求1所述的半导体芯片，其特征在于，所述导体位于密封环与下晶圆之间。


3.根据权利要求1所述的半导体芯片，其特征在于，下晶圆的上表面还设有谐振器隔离层，谐振器隔离层与密封环隔离层或密封环内隔离层为一体结构；
该一体结构中，与下晶圆中的过孔相对的位置处设有通孔，用于上晶圆与下晶圆之间的对接管脚经由该通孔连接到下晶圆下侧的接地管脚。


4.根据权利要求1所述的半导体芯片，其特征在于，下晶圆中设有至少一个接地孔，接地孔内设有导线，谐振器隔离层、密封环隔离层、密封环内隔离层或密封环外隔离层通过接地孔内的导线与至少一个接地管脚连接。


5.根据权利要求3所述的半导体芯片，其特征在于，封装基板上包括多个叠加的上晶圆和下晶圆，多个叠加的上晶圆和下晶圆中包括多个接地孔，其中，多个接地孔向封装基板的垂直投影位于无源器件的外围，所述无源器件位于封装基板表面或内部，或位于下晶圆下侧。


6.根据权利要求3，4或5所述的半导体芯片，其特征在于，所述谐振器为声波谐振器。


7.一种多工器，包括至少两组叠加单元，叠加单元包括上晶圆、中晶圆和下晶圆，下晶圆底部连接封装基板，上晶圆和中晶圆之间、中晶圆和下晶圆之间分别具有密封环，其特征在于，
密封环和中晶圆之间和/或密封环和下晶圆之间设有密封环隔离层；
或者，
位于中晶圆和/或下晶圆的密封环的内侧和外侧分别设有密封环内隔离层和...

【专利技术属性】
技术研发人员：蔡华林，庞慰，
申请(专利权)人：诺思天津微系统有限责任公司，
类型：发明
国别省市：天津;12