具有沉积的半导体插塞的三维存储器件及其形成方法技术

提供了3D存储器件和用于形成所述3D存储器件的制造方法的实施例。一种3D存储器件包括衬底、存储叠层和存储器串。所述存储叠层包括所述衬底上的多个交错导体层和电介质层。所述存储器串垂直延伸穿过所述存储叠层。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。

【技术实现步骤摘要】
具有沉积的半导体插塞的三维存储器件及其形成方法本申请为分案申请，其原申请是2019年5月29日进入中国国家阶段、国际申请日为2019年4月12日的国际专利申请PCT/CN2019/082460，该原申请的中国国家申请号是201980000740.6，专利技术名称为“具有沉积的半导体插塞的三维存储器件及其形成方法”。
技术介绍
本公开的实施例涉及三维(3D)存储器件及其制造方法。通过改进工艺技术、电路设计、程序设计算法和制造工艺使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面加工和制造技术变得更具挑战性，而且成本更加高昂。结果，平面存储单元的存储密度接近上限。3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储器阵列以及外围器件，所述外围器件用于控制至存储器阵列的信号以及控制来自存储器阵列的信号。
技术实现思路
文中公开了具有沉积的半导体插塞的3D存储器件及其形成方法的实施例。在一个示例中，一种3D存储器件包括衬底、存储叠层和存储器串。所述存储叠层包括所述衬底上的多个交错导体层和电介质层。所述存储器串垂直延伸穿过存储叠层。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。在另一示例中，一种3D存储器件包括衬底、存储堆叠体和存储器串。所述存储堆叠体包括所述衬底之上的多个存储叠层，每一存储叠层包括多个交错导体层和电介质层。所述存储器串包括垂直延伸穿过所述存储堆叠体的多个存储器子串，每一存储叠层具有各自的存储器子串。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。在又一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底之上形成底部牺牲层。在底部牺牲层之上形成具有多个交错牺牲层和电介质层的电介质叠层。然后，形成延伸穿过所述电介质叠层和底部牺牲层并接触所述衬底的存储器串。形成延伸穿过电介质叠层和底部牺牲层以接触衬底的支撑柱。此外，在所述电介质叠层和衬底之间利用底部电介质层替代所述底部牺牲层。之后，形成穿过所述电介质叠层延伸到衬底中的源极结构。在再一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底之上形成底部牺牲层。在所述底部牺牲层之上形成具有多个第一交错牺牲层和电介质层的第一电介质叠层。形成延伸穿过所述第一电介质叠层和底部牺牲层并接触衬底的第一存储器串。之后，在所述第一电介质叠层之上形成具有多个第二交错牺牲层和电介质层的第二电介质叠层。形成延伸穿过所述第二电介质叠层并且与所述第一存储器串导电连接的第二存储器串。在所述第一电介质叠层和衬底之间利用底部电介质层替代所述底部牺牲层。之后，利用多个导体替代所述多个第一牺牲层和第二牺牲层，以形成第一存储叠层和第二存储叠层。形成穿过所述第一存储叠层和第二存储叠层延伸到衬底中的源极结构。附图说明被并入本文并形成说明书的一部分的附图示出了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。图1示出了根据本公开的一些实施例的示例性3D存储器件的截面图。图2A–2I示出了根据本公开的一些实施例处于示例性制造过程的各个阶段的示例性3D存储器件的截面图。图3示出了根据本公开的一些实施例用于形成存储器串的示例性制造过程。图4A–4B均示出了根据本公开的一些实施例用于形成3D存储器件的示例性方法的流程图。将参考附图来描述本公开的实施例。具体实施方式尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。应当注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。通常，可以至少部分地从上下文中的用法来理解术语。例如，至少部分取决于上下文，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。应当容易理解的是，本公开中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或在其他取向上)并且同样可以相应地解释本文使用的空间相关描述词。如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，可以由非导电材料(例如玻璃、塑料或蓝宝石晶圆)制成衬底。如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间的任何一对水平平面之间或在所述顶表面和所述底表面处。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，衬底可以在其中包括一层或多层，和/或衬底可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触部层(其中形成有互连线和/或过孔接触部)以及一个或多个电介质层。如本文所使用的，术语“标称/标称上”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”表示可以基于与主题半导体器件相关联的特定技术节点而变化本文档来自技高网...

【技术保护点】
1.一种三维存储器件，包括：/n衬底；/n存储叠层，所述存储叠层包括所述衬底上的多个交错导体层和电介质层；以及/n存储器串，所述存储器串垂直延伸穿过所述存储叠层，/n其中，所述多个交错导体层和电介质层的底部导体层与所述存储器串相交并与之接触，/n其中，所述存储器串在其内部包括在所述存储器串的下部连接至所述衬底的半导体插塞，/n其中，所述半导体插塞包括沉积到所述衬底上的半导体材料。/n

【技术特征摘要】
1.一种三维存储器件，包括：
衬底；
存储叠层，所述存储叠层包括所述衬底上的多个交错导体层和电介质层；以及
存储器串，所述存储器串垂直延伸穿过所述存储叠层，
其中，所述多个交错导体层和电介质层的底部导体层与所述存储器串相交并与之接触，
其中，所述存储器串在其内部包括在所述存储器串的下部连接至所述衬底的半导体插塞，
其中，所述半导体插塞包括沉积到所述衬底上的半导体材料。


2.根据权利要求1所述的三维存储器件，其中，所述半导体插塞的顶表面低于所述底部导体层的顶表面。


3.根据权利要求1所述的三维存储器件，其中，所述半导体材料为多晶硅。


4.根据权利要求1所述的三维存储器件，其中，所述存储器串包括沿所述存储器串的侧壁的半导体沟道，所述半导体沟道沿所述存储器串延伸，以接触所述半导体插塞。


5.根据权利要求1-4中任一项所述的三维存储器件，还包括位于所述存储叠层和所述衬底之间的底部电介质层，其中，所述半导体插塞位于所述底部电介质层中，并且所述底部电介质层具有处于10nm到50nm的范围内的厚度。


6.根据权利要求5所述的三维存储器件，还包括延伸穿过所述存储叠层和所述底部电介质层以接触所述衬底的支撑柱。


7.根据权利要求6所述的三维存储器件，其中，所述支撑柱的横向直径小于所述存储器串的横向直径，并且利用氧化硅填充所述支撑柱。


8.根据权利要求1-4中任一项所述的三维存储器件，还包括穿过所述存储叠层延伸到所述衬底中的源极结构，其中，所述源极结构包括所述衬底中的掺杂半导体区、所述掺杂半导体区和所述多个导体层之上的绝缘结构、以及所述绝缘结构中的源极导体，所述源极导体与所述掺杂半导体区电连接并且通过所述绝缘结构与所述多个导体层绝缘。


9...

【专利技术属性】
技术研发人员：肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42