【技术实现步骤摘要】
半导体存储装置及检查方法[相关申请]本申请享有2019年2月19日提出申请的日本专利申请号2019-027850的优先权的利益，该日本专利申请的全部内容引用于本申请中。
本专利技术的实施方式涉及一种半导体存储装置及检查方法。
技术介绍
在三维非易失性存储器中，为了将积层所得的多个导电层引出，而将导电层的端部设为阶梯状，并在该端部配置多个接点。在此情况下，理想的是精度良好地检查接点是否未贯通连接对象导电层与下层的导电层发生短路。
技术实现思路
一实施方式提供一种可以精度良好地检测因贯通导电层的接点导致的短路的半导体存储装置及检查方法。实施方式的半导体存储装置具备：积层体，隔着绝缘层而积层多个导电层，且具有所述多个导电层的端部成阶梯状的阶梯部；多个柱，在所述积层体内沿着所述积层体的积层方向延伸，且在与所述多个导电层的至少一部分的交叉部形成多个存储单元；以及多个接点，对应于所述阶梯部的各阶配置，且与所述各阶的所述导电层分别导通；所述多个接点中，在与从下层起算第(n-1)层(n为2...
【技术保护点】
1.一种半导体存储装置，其特征在于具备：/n积层体，隔着绝缘层而积层多个导电层，且具有所述多个导电层的端部成阶梯状的阶梯部；/n多个柱，在所述积层体内于所述积层体的积层方向延伸，且在与所述多个导电层的至少一部分的交叉部形成多个存储单元；以及/n多个接点，对应于所述阶梯部的各阶配置，且与所述各阶的所述导电层分别导通；且/n所述多个接点中，在与从下层起算第n-1层导电层连接的接点之上配置有第1插塞，在所述第1插塞之上配置有第2插塞，其中n为2以上的整数，/n所述多个接点中，在与从下层起算第n层导电层连接的接点之上未配置有所述第1插塞而配置有所述第2插塞。/n
【技术特征摘要】
20190219 JP 2019-0278501.一种半导体存储装置，其特征在于具备：
积层体，隔着绝缘层而积层多个导电层，且具有所述多个导电层的端部成阶梯状的阶梯部；
多个柱，在所述积层体内于所述积层体的积层方向延伸，且在与所述多个导电层的至少一部分的交叉部形成多个存储单元；以及
多个接点，对应于所述阶梯部的各阶配置，且与所述各阶的所述导电层分别导通；且
所述多个接点中，在与从下层起算第n-1层导电层连接的接点之上配置有第1插塞，在所述第1插塞之上配置有第2插塞，其中n为2以上的整数，
所述多个接点中，在与从下层起算第n层导电层连接的接点之上未配置有所述第1插塞而配置有所述第2插塞。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述多个柱经由下侧插塞及上侧插塞而与多条位线电连接，所述下侧插塞形成于配置有所述第1插塞的第1阶层，所述上侧插塞形成于配置有所述第1插塞上的所述第2插塞的第2阶层。
3.根据权利要求2所述的半导体存储装置，其特征在于：
连接于所述第n-1层导电层的所述接点经由配置于所述第1阶层的所述第1插塞、及配置于所述第2阶层的所述第2插塞而与第1上层配线电连接，
连接于所述第n层导电层的所述接点经由所述第2插塞而与第2上层配线电连接，所述第2插塞横跨地配置于包含所述第1阶层及所述第2阶层的2个阶层。
4.根据权利要求1所述的半导体存储装置，其特征在于：具备多个存储器区块及对于所述多个存储单元的管理区域，且
所述多个存储单元属于任一存储器区块，并且
所述多个接点与所述各阶的所述导电层对应地分别设置于每个存储器区块，
在设置于每个存储器区块的所述多个接点中，包含连接于不应被导通的导电层的接点的存储器区块作为不良区块登录于所述管理区域。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1插塞的截面积大于所述第2插塞的截面积。
6.根据权利要求1所述的半导体存储装置，其特征在于：
所述多个导电层在所述积层方向交替地包含：第1导电层，分别与所述多个接点中配置有所述第1插塞及所述第2插塞的接点连接；及第2导电层，分别与所述多个接点中不隔着所述第1插塞而配置有所述第2插塞的接点连接。
7.根据权利要求1所述的半导体存储装置，其特征在于：
连接于所述第n层导电层的所述接点之上的所述第2插塞的所述积层方向的长度对应于连接于所述第n-1层导电层的所述接点之上的所述第1插塞的所述积层方向的长度与所述第2插塞的所述积层方向的长度的合计长度。
8.一种半导体存储装置，特征在于具备：
积层体，隔着绝缘层而积层多个导电层，且具有所述多个导电层的端部成阶梯状的阶梯部；
多个柱，在所述积层体内于所述积层体的积层方向延伸，且在与所述多个导电层的至少一部分的交叉部形成多个存储单元；
多个接点，对应于所述阶梯部的各阶配置，且与所述各阶的所述导电层分别导通；
上层配线层，包含相互配置于相同阶层的第1上层配线及第2上层配线；
第1连接部分，配置于所述多个接点中与从下层起算第n-1层导电层连接的第1接点与所述第1上层配线之间，其中n为2以上的整数；及
第2连接部分，配置于所述多个接点中与从下层起算第n层导电层连接的第2接点与所述第2上层配线之间；且
所述第2连接部分具有在所述积层方向上的第1高度与第2高度之间在所述积层方向延伸且由1个整体形成的插塞构件，
所述第1连接部分具有在所述积层方向上的所述第1高度与第3高度之间在所述积层方向延伸的第1下侧插塞构件、及在所述积层方向上的所述第3高度与所述第2高度之间在所述积层方向延伸的第1上侧插塞构件，且所述第3高度位于所述积层方向上的所述第1高度与所述第2高度之间，所述第1下侧插塞构件与所述第1上侧插塞构件以不同的整体形成，所述第1下侧插塞构件与所述第1上侧插塞构件的一端彼此结合。
9.根据权利要求8所述的半导体存储装置，其特征在于：更具备配置于所述柱与所述上层配线层所包含的第3上层配线之间的第3连接部分，且
所述第3上层配线配置于与所述第1上层配线及所述第2上层配线相同的阶层，
所述第3连接部分具有在所述积层方向上的所述第1高度与所述第3高度之间在所述积层方向延伸的第2下侧插塞构件、及在所述积层方向上的所述第3高度与所述第2高度之间在所述积层方向延伸的第...
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