半导体存储装置及其制造方法制造方法及图纸

实施方式提供一种能够实现单元电流的增加的半导体存储装置及其制造方法。实施方式的半导体存储装置具备积层体、及柱状体。所述积层体在第1方向上交替地积层着多个导电层及多个绝缘层。所述柱状体设置在所述积层体内。所述柱状体从内侧起依次包含芯部、信道膜、隧道氧化膜及电荷累积膜。所述信道膜是在与所述芯部相接的第1区域中掺杂着杂质的半导体。

【技术实现步骤摘要】
半导体存储装置及其制造方法[相关申请]本申请享有以日本专利申请2019-34160号(申请日：2019年2月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体存储装置及其制造方法。
技术介绍
已知有三维地积层存储单元而成的NAND(Notand，与非)型闪速存储器。
技术实现思路
本专利技术提供一种能够实现单元电流的增加的半导体存储装置及其制造方法。实施方式的半导体存储装置具备积层体、及柱状体。所述积层体在第1方向上交替地积层着多个导电层及多个绝缘层。所述柱状体设置在所述积层体内。所述柱状体从内侧起依次包含芯部、信道膜、隧道氧化膜及电荷累积膜。所述信道膜具有与所述芯部相接的第1区域、及与所述隧道氧化膜相接的第2区域。所述第1区域是掺杂着杂质的半导体。所述第2区域是不包含所述杂质或所述杂质的浓度比所述第1区域低的半导体。附图说明图1是表示第1实施方式的半导体存储器的系统构成的框图。图2是表示第1实施方式的存储单元阵列的等效电路的图。图3是表示第1实施方式的存储单元阵列的一部分区域的俯视图。图4是表示第1实施方式的存储单元阵列的一部分区域的剖视图。图5是将第1实施方式的存储单元阵列的柱状体的附近放大所得的剖视图。图6～图11是表示第1实施方式的存储单元阵列的制造步骤的一例的剖视图。图12是将第1实施方式的存储单元阵列的制造步骤的一例中的柱状体的附近放大表示的剖视图。图13是将第1实施方式的存储单元阵列的制造步骤的一例中的柱状体的附近放大表示的剖视图。图14是表示第1实施方式的存储单元阵列的制造步骤的一例的剖视图。图15是表示第2实施方式的存储单元阵列的一部分区域的剖视图。图16～图18是表示第2实施方式的存储单元阵列的制造步骤的一例的剖视图。具体实施方式以下，参照附图对实施方式的半导体存储装置及其制造方法进行说明。附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必限于与现实相同。在以下说明中，对具有同一或类似功能的构成标注同一符号。而且，存在省略这些构成的重复说明的情况。构成参照符号的文字之后的数字通过包含相同文字的参照符号进行参照，且用来将具有同样构成的要素彼此区别。在无须将由包含相同文字的参照符号表示的要素彼此区别的情况下，这些要素通过仅包含相同文字的参照符号进行参照。首先，对+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向进行定义。+X方向、-X方向、+Y方向、及-Y方向是与下述半导体基板20(参照图4)的表面大致平行的方向。+X方向是从下述1个串单元SU0朝向另一个串单元SU1的方向(参照图3)。-X方向是与+X方向相反的方向。在不区分+X方向与-X方向的情况下，简称为“X方向”。+Y方向及-Y方向是与X方向交叉(例如大致正交)的方向。+Y方向及-Y方向是彼此相反的方向。在不区分+Y方向与-Y方向的情况下，简称为“Y方向”。+Z方向及-Z方向是与X方向及Y方向交叉(例如大致正交)的方向。+Z方向是从下述半导体基板20朝向积层体30的方向(参照图4)。-Z方向是与+Z方向相反的方向。在不区分+Z方向与-Z方向的情况下，简称为“Z方向”。在本说明书中，存在将“+Z方向”称为“上”，将“-Z方向”称为“下”的情况。但是这些表现是出于方便起见，并非规定重力方向。在本实施方式中，+Z方向是“第1方向”的一例。在本说明书中，所谓“连接”并不限定于物理连接的情况，也包括电连接的情况。在本说明书中，所谓“在A方向上延伸”是指例如A方向的尺寸大于X方向、Y方向、及Z方向的各尺寸中的最小尺寸。“A方向”是任意方向。(第1实施方式)首先，对本实施方式的半导体存储装置(半导体存储器)的整体构成进行说明。本实施方式的半导体存储器1是非易失性的半导体存储装置，例如是NAND型闪速存储器。图1是表示半导体存储器1的系统构成的框图。半导体存储器1例如具备存储单元阵列10、行解码器11、感测放大器12、及定序器13。存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是非易失性的存储单元晶体管MT(参照图2)的集合。在存储单元阵列10设置着多个位线及多个字线。各存储单元晶体管MT与1条位线及1条字线建立关联。将在下文对存储单元阵列10的详细构成进行叙述。行解码器11基于从外部的存储器控制器2接收的地址信息ADD，选择1个块BLK。行解码器11通过对多个字线分别施加所需电压，控制对存储单元阵列10的数据的写入动作及读出动作。感测放大器12根据从存储器控制器2接收的写入数据DAT，对各位线施加所需电压。感测放大器12基于位线的电压，判定存储在存储单元晶体管MT的数据，并将所判定出的读出数据DAT发送到存储器控制器2。定序器13基于从存储器控制器2接收的指令CMD，控制半导体存储器1整体的动作。以上所说明的半导体存储器1及存储器控制器2也可以通过它们的组合构成1个半导体装置。半导体装置例如可列举如SD(注册商标)卡的存储卡、或SSD(SolidStateDrive，固态驱动器)等。接下来，对存储单元阵列10的电构成进行说明。图2是表示存储单元阵列10的等效电路的图，抽选一个块BLK进行表示。块BLK包含多个(例如4个)串单元SU(SU0～SU3)。各串单元SU是多个NAND串NS的集合体。各NAND串NS的一端连接于位线BL(BL0～BLm(m为1以上的整数)中的任一个)。NAND串NS的另一端连接于源极线SL。各NAND串NS包含多个(例如18个)存储单元晶体管MT(MT0～MT17)、第1选择晶体管ST1、及第2选择晶体管ST2。多个存储单元晶体管MT(MT0～MT17)相互串联地电连接。存储单元晶体管MT包含控制栅极及电荷累积膜，非易失地存储数据。存储单元晶体管MT根据施加于控制栅极的电压，将电荷累积在电荷累积膜。存储单元晶体管MT的控制栅极连接于对应的字线WL(WL0～WL17中的任一个)。存储单元晶体管MT经由字线WL而与行解码器11电连接。第1选择晶体管ST1连接于多个存储单元晶体管MT(MT0～MT17)与对应的位线BL之间。第1选择晶体管ST1的漏极连接于位线BL。第1选择晶体管ST1的源极连接于多个存储单元晶体管MT。第1选择晶体管ST1的控制栅极连接于对应的选择栅极线SGD(SGD0～SGD3中的任一个)。第1选择晶体管ST1经由选择栅极线SGD而与行解码器11电连接。第1选择晶体管ST1在指定电压施加于选择栅极线SGD的情况下，将NAND串NS与位线BL连接。第2选择晶体管ST2连接于多个存储单元晶体管MT(MT0～MT17)与源极线SL之间。第2选择晶体管ST2的漏极连接于多个存储单元晶体管MT。第2选择晶体管ST2的源极连接于源极线SL本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n积层体，多个导电层及多个绝缘层在第1方向上交替地积层而成；以及/n柱状体，设置在所述积层体内，从内侧起依次包含芯部、信道膜、隧道氧化膜及电荷累积膜；/n所述信道膜具有与所述芯部相接的第1区域、及与所述隧道氧化膜相接的第2区域，/n所述第1区域是掺杂着杂质的半导体，且/n所述第2区域是不包含所述杂质或所述杂质的浓度比所述第1区域低的半导体。/n

【技术特征摘要】
20190227 JP 2019-0341601.一种半导体存储装置，具备：
积层体，多个导电层及多个绝缘层在第1方向上交替地积层而成；以及
柱状体，设置在所述积层体内，从内侧起依次包含芯部、信道膜、隧道氧化膜及电荷累积膜；
所述信道膜具有与所述芯部相接的第1区域、及与所述隧道氧化膜相接的第2区域，
所述第1区域是掺杂着杂质的半导体，且
所述第2区域是不包含所述杂质或所述杂质的浓度比所述第1区域低的半导体。


2.根据权利要求1所述的半导体存储装置，其中所述信道膜具有与所述芯部相接的第1面、及与所述隧道氧化膜相接的第2面，且所述第1面中的所述杂质的浓度高于所述第2面中的所述杂质的浓度。


3.根据权利要求1或2所述的半导体存储装置，其中所述信道膜为一部分中掺杂着杂质的多晶硅。


4.根据权利要求1或2所述的半导体存储装置，其中所述杂质为碳。


5.根据权利要求1或2所述的半导体存储装置，其中所述第1区域的所述杂质的浓度为1×1...

【专利技术属性】
技术研发人员：五月女真一，滨田龙文，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP