与双速存储器有关的设备和方法技术

本公开包含与双速存储器相关的设备和方法。一种存储器模块可以包含多个存储器装置，所述多个存储器装置通过第一数量的第一端口耦接到主机且通过第二数量的第二端口耦接到控制器。所述存储器模块可以被配置成以第一时钟速度在第一数量的端口上传送数据，并且以第二时钟速度在第二数量的端口上传送数据。一种示例设备可以包含：第一数量的存储器装置，所述第一数量的存储器装置通过第一数量的端口耦接到主机；以及第二数量的存储器装置，所述第二数量的存储器装置通过第二数量的端口耦接到所述第一数量的存储器装置，其中所述第一数量的存储器装置被配置成通过所述第一数量的端口以第一时钟速度在所述第一数量的存储器装置与所述主机之间传送数据，并且所述第二数量的存储器装置被配置成通过所述第二数量的端口以第二时钟速度在所述第一数量的存储器装置与所述第二数量的存储器装置之间传送数据。

【技术实现步骤摘要】
与双速存储器有关的设备和方法
本公开总体上涉及存储器装置，并且更具体地涉及用于双速存储器的设备和方法。
技术介绍
存储器装置通常以内部半导体集成电路的形式设置于计算机或其它电子装置中。存在许多不同类型的存储器，包含易失性存储器和非易失性存储器。易失性存储器可能需要电力来维护其数据，并且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等。非易失性存储器可以通过在断电时保留所存储的数据来提供持久数据，并且可以包含NAND闪存、NOR闪存、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)和电阻可变存储器(如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)和磁阻式随机存取存储器(MRAM)等)。存储器还用作各种电子应用的易失性数据存储区和非易失性数据存储区。非易失性存储器可以用于例如个人计算机、便携式记忆棒、数码相机、蜂窝电话、便携式音乐播放器(如MP3播放器)、电影播放器以及其它电子装置中。可以将存储器单元布置成阵列，其中所述阵列用于存储器装置中。存储器可以是计算装置中使用的存储器模块(例如，双列直插式存储器模块(DIMM))的一部分。存储器模块可以包含易失性存储器(例如，DRAM)和/或非易失性存储器(例如，闪存或RRAM)。DIMM可以用作计算系统中的主存储器。
技术实现思路
附图说明图1A是根据本公开的多个实施例的呈包含存储器系统的计算系统的形式的设备的框图。图1B是根据本公开的多个实施例的呈双列直插式存储器模块(DIMM)的形式的设备的框图。图2是根据本公开的多个实施例的包含主机和存储器系统的计算系统的框图，所述存储器系统包括具有端口的双列直插式存储器模块(DIMM)。图3是根据本公开的多个实施例的包含主机和存储器系统的计算系统的框图，所述存储器系统包括具有就绪/忙碌总线的双列直插式存储器模块(DIMM)。图4是根据本公开的多个实施例的包含主机和存储器系统的计算系统的框图，所述存储器系统包括具有第一控制器和第二控制器的双列直插式存储器模块(DIMM)。图5是根据本公开的多个实施例的包含主机和存储器系统的计算系统的框图，所述存储器系统包括具有第一控制器和第二控制器以及第一就绪/忙碌总线和第二就绪/忙碌总线的双列直插式存储器模块(DIMM)。图6是流程图，展示了根据本公开的多个实施例的示例双速存储器过程。具体实施方式本公开包含与双速存储器相关的设备和方法。一种示例设备可以包含：第一数量的存储器装置，所述第一数量的存储器装置通过第一数量的端口耦接到主机；以及第二数量的存储器装置，所述第二数量的存储器装置通过第二数量的端口耦接到所述第一数量的存储器装置，其中所述第一数量的存储器装置被配置成通过所述第一数量的端口以第一时钟速度在所述第一数量的存储器装置与所述主机之间传送数据，并且所述第二数量的存储器装置被配置成通过所述第二数量的端口以第二时钟速度在所述第一数量的存储器装置与所述第二数量的存储器装置之间传送数据。在多个实施例中，DIMM可以被配置成以第一时钟速度操作耦接到第一接口的存储器装置，并且以第二时钟速度操作耦接到第二接口的存储器装置。由于第一接口上的存储器装置中的至少一些存储器装置执行命令的速度比第二接口上的存储器装置执行命令的速度慢，所以第一时钟速度可以比第二时钟速度快。第一时钟速度和第二时钟速度可以被配置成使得数据可以在没有等待时间的情况下在DIMM上的存储器装置之间以及在DIMM上的存储器装置与DIMM外部的其它装置(例如，主机)之间传送(例如，第一时钟速度与第二时钟速度之间的差异不会对命令的执行产生另外的等待时间)。例如，可以在第一存储器装置上以第一时钟速度执行第一命令以向第二存储器装置提供数据，以便第二存储器装置可以在没有等待时间的情况下使用通过对第一命令的执行接收到的数据来执行第二命令。第二命令可以在紧接着第一命令的执行完成与第一命令相关联的数据的传送的时钟周期之后的时钟周期期间执行并传送与第二命令相关联的数据。存储器系统可以包含具有多个存储器装置的双列直插式存储器模块(DIMM)。例如，DIMM可以是包含多个易失性存储器装置和多个非易失性存储器装置的非易失性DIMM(NVDIMM)。DIMM可以执行用于在主机与易失性存储器装置之间、在主机与非易失性存储器装置之间、在易失性存储器装置与非易失性存储器装置之间、在非易失性存储器装置之间以及在易失性存储器装置之间传送数据的命令。所述命令可以由DIMM从如主机等另一个装置接收和/或可以由DIMM上的控制器生成。例如，所述多个易失性存储器装置可以通过第一端口(例如，A侧端口)耦接到如主机等另一个装置，并且通过第二端口(例如，B侧端口)耦接到DIMM上的控制器。所述多个非易失性存储器装置可以耦接到DIMM上的控制器。DIMM可以执行用于通过A侧端口在如主机等另一个装置与易失性存储器装置之间传送数据的命令，并且DIMM可以执行用于通过B侧端口在易失性存储器装置与非易失性存储器装置之间传送数据的命令。DIMM可以执行用于在另一个装置与易失性存储器装置之间传送数据的命令，同时执行用于在易失性存储器装置与非易失性存储器装置之间传送数据的命令。DIMM可以包含端口不用于将易失性存储器装置耦接到其它装置和/或控制器的多个实施例(例如，来自主机和/或控制器的总线直接耦接到易失性存储器装置)。DIMM可以向如主机等另一个装置发送指示DIMM是否准备好接收来自另一个装置的命令的就绪/等待信号。例如，DIMM可以向主机发送指示DIMM未准备好从主机接收命令并且忙于执行用于在DIMM上的存储器装置之间传送数据的命令的就绪/等待信号。当DIMM未忙于执行用于在DIMM上的存储器装置之间传送数据的命令时，DIMM可以向主机发送指示DIMM准备好从主机接收命令的就绪/等待信号。在本公开的以下详细说明中，参考了附图，所述附图形成所述详细说明的一部分，并且在所述附图中，通过图解的方式示出了可以如何实践本公开的多个实施例。对这些实施例的描述的详细程度足以使本领域的普通技术人员能够实践本公开的实施例，并且应当理解的是，可以利用其它实施例，并且在不背离本公开的范围的情况下，可以做出工艺改变、电气改变和/或结构改变。如本文所使用的，指示符“N”表明多个如此指定的特定特征可以包含在本公开的多个实施例中。如本文所使用的，“多个”事物可以指一或多个此类事物。例如，多个存储器装置可以指一或多个存储器装置。另外，本文中使用的如“N”等指示符，尤其是关于附图中的附图标记使用的指示符，表明多个如此指定的特定特征可以包含在本公开的多个实施例中。本文中的图遵循编号惯例，其中第一一或多个数字对应于附图图号，并且其余数字标识附图中的元件或组件。可以通过使用类似的数字来标识不同图之间的类似元件或组件。如应理解的，可以添加、交换和/或消除在本文的各个实施例中示出的元件，以提供本本文档来自技高网...

【技术保护点】
1.一种设备，其包括：/n第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)，所述第一数量的存储器装置通过第一数量的端口(222-1，222-3，222-5，222-7，222-9，222-11，222-13，222-15；422-1，...，422-16)耦接到主机(102，202，302，402，502)；以及/n第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)，所述第二数量的存储器装置通过第二数量的端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)耦接到所述第一数量的存储器装置，其中所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)被配置成通过所述第一数量的端口(222-1，222-3，222-5，222-7，222-9，222-11，222-13，222-15；422-1，...，422-16)以第一时钟速度在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述主机(102，202，302，402，502)之间传送数据，并且所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)被配置成通过所述第二数量的端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)以第二时钟速度在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)之间传送数据。/n...

【技术特征摘要】
20190301 US 16/289,8891.一种设备，其包括：
第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)，所述第一数量的存储器装置通过第一数量的端口(222-1，222-3，222-5，222-7，222-9，222-11，222-13，222-15；422-1，...，422-16)耦接到主机(102，202，302，402，502)；以及
第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)，所述第二数量的存储器装置通过第二数量的端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)耦接到所述第一数量的存储器装置，其中所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)被配置成通过所述第一数量的端口(222-1，222-3，222-5，222-7，222-9，222-11，222-13，222-15；422-1，...，422-16)以第一时钟速度在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述主机(102，202，302，402，502)之间传送数据，并且所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)被配置成通过所述第二数量的端口(222-2，222-4，222-6，222-8，222-10，222-12，222-14，222-16；422-17，...，422-32)以第二时钟速度在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)之间传送数据。


2.根据权利要求1所述的设备，其中所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)被配置成在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述主机(102，202，302，402，502)之间传送数据，而所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)被配置成在所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)与所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)之间传送数据。


3.根据权利要求1所述的设备，其中所述第二时钟速度是所述第一时钟速度的两倍。


4.根据权利要求1所述的设备，其中所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)被配置成通过将来自耦接到所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)和所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)的控制器(114，214，314，414-1，414-2，514-1，514-2)的状态信号发送到所述主机(102，202，302，402，502)来执行第一数量的命令。


5.根据权利要求1所述的设备，其中所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)被配置成响应于从耦接到所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)和所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)的控制器(114，214，314，414-1，414-2，514-1，514-2)发送到所述主机(102，202，302，402，502)的就绪/等待信号的变化而从所述主机(102，202，302，402，502)接收第一数量的命令。


6.根据权利要求1到5中任一权利要求所述的设备，其中所述设备是非易失性双列直插式存储器模块NVDIMM，所述第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)是易失性存储器装置，并且所述第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)是非易失性存储器装置。


7.一种设备，其包括：
寄存器时钟驱动器RCD(217，317，417，517)；
控制器(114，214，314，414-1，414-2，514-1，514-2)，所述控制器耦接到所述RCD(217，317，417，517)并且被配置成通过所述RCD(217，317，417，517)从主机(102，202，302，402，502)接收命令；
第一数量的存储器装置(105-1，...，105-Z；221-1，...，221-16；321-1，...，321-8；421-1，...，421-16；和521-1，...，521-8)，所述第一数量的存储器装置耦接到所述控制器(114，214，314，414-1，414-2，514-1，514-2)；以及
第二数量的存储器装置(224-1，...，224-8；324-1，...，324-8；424-1，...，424-8；524-1，...，524-8)，所述第二数量的存储器装置各自包括能够耦接到所述主机(102，202，302，402，502)的第一数据端口...

【专利技术属性】
技术研发人员：F·F·罗斯，M·A·布莱瑟，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US