一种三维存储器及制造方法技术

本发明专利技术公开了一种三维存储器，包括：形成在衬底上的多层水平导电电极，以及形成在所述水平导电电极之间的隔离介质层；所述水平导电电极之间竖直设有两个多层结构，两个所述多层结构的内侧设有竖直导电电极，所述多层结构由外而内包括选通管材料层、中间导电电极和存储材料层，所述水平导电电极连接所述选通管材料层，所述竖直导电电极连接所述存储材料层，所述隔离介质层从外侧将所述选通管材料层和中间导电电极隔断。本发明专利技术与CMOS工艺兼容，能够实现垂直三维1S1R存储器件，有效提升存储器密度，并有利于降低成本。本发明专利技术还公开了一种三维存储器制造方法。

【技术实现步骤摘要】
一种三维存储器及制造方法
本专利技术涉及半导体集成电路
，特别是涉及一种三维存储器及制造方法。
技术介绍
存储器是现代信息技术的核心部件之一，全球市场已超700亿美元。大数据时代所需存储和处理的数据量每年以约60％的速度递增，2020年将达到40ZB。因此亟需发展高速、高密度、低功耗的存储技术，并扩展其存储-逻辑融合功能，发展高效的计算系统。随着大数据时代的到来，以平面微缩方式来提高海量数据存储密度的二维架构，已远不能满足数据爆炸式增长对存储器高密度和高容量的需求，三维集成已逐渐成为未来存储技术的主流发展趋势。目前，市面上主要的三维存储器是3DNANDFlash，主流技术是64-96层。预计128层的3DNANDFlash也将很快面世，并得到大规模应用。随着集成电路随摩尔定律不断发展，CPU等信号处理芯片的速度也越来越快，但主流存储器的工作速度却无法实现对应的工作速度的提高。因此“存储墙”的问题日益显现并加剧。研发速度更快、功耗更低、密度更高的存储器迫在眉睫，其中各类新型存储器被寄予厚望。新型存储器具有功耗低、速度快等优点，且可以进行三维集成。常见的三维集成方式包括平面堆叠三维集成方式和垂直三维集成方式。其中，垂直三维集成方式由于其能够使用更少的光罩实现三维集成，因此在较多层数集成时具有明显的优势。由于交叉阵列中存在漏电通道串扰，因此需要将存储器件和选通器件串联形成一个选通管、一个存储器件(oneselectoroneresistor，1S1R)的1S1R单元，或者制备具有自选通的自选择存储器件。对于1S1R存储单元，在含有选通材料层02的选通管和含有存储材料层04的存储器件之间设有一个金属电极(电极二)03，在整个单元两侧还分别设有一个金属电极(电极一、电极三)01、05，如图10所示。因此在现有技术中，一般通过平面堆叠三维集成，如英特尔和镁光公司发布的“3D-Xpoint”。如果采用垂直三维集成，其中间的金属电极(电极二)03由于难以图形化，将使得器件在阵列中无法正常工作。
技术实现思路
本专利技术的目的在于克服现有技术存在的上述缺陷，提供一种三维存储器及制造方法，以解决现有1S1R单元结构无法进行垂直三维集成的问题，实现高密度三维存储器，降低成本。为实现上述目的，本专利技术的技术方案如下：一种三维存储器，包括：形成在衬底上的多层水平导电电极，以及形成在所述水平导电电极之间的隔离介质层；所述水平导电电极之间竖直设有两个多层结构，两个所述多层结构的内侧设有竖直导电电极，所述多层结构由外而内包括选通管材料层、中间导电电极和存储材料层，所述水平导电电极连接所述选通管材料层，所述竖直导电电极连接所述存储材料层，所述隔离介质层从外侧将所述选通管材料层和中间导电电极隔断。进一步地，由所述水平导电电极、选通管材料层和中间导电电极组成选通管，由所述中间导电电极、存储材料层和竖直导电电极组成存储单元，所述选通管与所述存储单元通过所述中间导电电极相串联。进一步地，所述存储材料层包括阻变存储材料层或相变存储材料层。进一步地，所述隔离介质层材料包括固体隔离介质或气体隔离介质。进一步地，所述衬底与所述多层水平导电电极之间设有绝缘介质层。进一步地，所述多层水平导电电极上设有保护介质层，所述保护介质层被所述多层结构所隔断。一种三维存储器制造方法，包括以下步骤：步骤S01：提供一衬底，在所述衬底上交替形成多层水平导电电极和牺牲介质层；步骤S02：向下形成穿过所述多层水平导电电极和牺牲介质层的沟槽；步骤S03：沿所述沟槽内壁依次形成选通管材料层、中间导电电极和存储材料层，构成多层结构，并在所述存储材料层上形成竖直导电电极；步骤S04：去除所述牺牲介质层；步骤S05：继续去除与所述牺牲介质层交界处的所述选通管材料层和中间导电电极材料，形成竖直方向上相互隔离的选通管结构；步骤S06：在所述水平导电电极之间填充形成隔离介质层。进一步地，所述存储材料层包括阻变存储材料层或相变存储材料层。进一步地，步骤S06中，通过在所述水平导电电极之间填充固体隔离介质或气体隔离介质，形成隔离介质层。进一步地，采用化学刻蚀或者远程等离子体刻蚀的方式，去除步骤S04中的所述牺牲介质层和步骤S05中的所述选通管材料层和中间导电电极材料。从上述技术方案可以看出，本专利技术通过去除水平方向上互相隔离的多层水平导电电极之间的牺牲介质层材料后，进一步去除多余的选通材料和中间电极，以形成竖直方向上相互隔离的多层存储层，实现三维存储器结构，尤其是垂直三维RRAM或PCRAM器件结构，并可与CMOS工艺兼容，从而有效提升了存储器密度，因此非常有利于降低成本。附图说明图1是本专利技术一较佳实施例的一种三维存储器结构示意图。图2是本专利技术一较佳实施例的一种三维存储器制造方法流程示意图。图3-图9是本专利技术一较佳实施例的制造一种三维存储器时的工艺步骤示意图。图10是一种1S1R存储器单元结构示意图。具体实施方式下面结合附图，对本专利技术的具体实施方式作进一步的详细说明。需要说明的是，在下述的具体实施方式中，在详述本专利技术的实施方式时，为了清楚地表示本专利技术的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本专利技术的限定来加以理解。在以下本专利技术的具体实施方式中，请参考图1，图1是本专利技术一较佳实施例的一种三维存储器结构示意图。如图1所示，本专利技术的一种三维存储器，可包括：硅衬底01；形成在硅衬底01上的多层水平导电电极031～033，以及形成在各层水平导电电极031～033之间的隔离介质层111～112。本实施例中显示在硅衬底01上设有三层水平导电电极031～033，以及设于三层水平导电电极031～033之间的两层隔离介质层111～112。此外，在硅衬底01与多层水平导电电极031～033的最下一层水平导电电极031之间还可设有绝缘介质层02，在多层水平导电电极031～033的最上一层水平导电电极033之上还可设有保护介质层05。其中，各层水平导电电极031～033以及隔离介质层111～112(包括保护介质层05)被竖直设置的一至多个U形的多层结构07～09所间隔(图示为两个U形的多层结构07～09)。U形多层结构07～09的上端可与保护介质层05的表面相平齐；U形多层结构07～09的下端位于绝缘介质层02上。请参考图1。在多层结构07～09的U形内部设有竖直导电电极10。其中，各层水平导电电极031～033的一端与多层结构07～09的外侧相连接；竖直导电电极10与多层结构07～09的内侧相连接。实际上，在多层结构07～09的U形的竖直两侧上分别构成了一个多层结构07～09，即各层水平导电电极031～033以及隔离介质层111～112(包括保护介质层0本文档来自技高网...

【技术保护点】
1.一种三维存储器，其特征在于，包括：/n形成在衬底上的多层水平导电电极，以及形成在所述水平导电电极之间的隔离介质层；所述水平导电电极之间竖直设有两个多层结构，两个所述多层结构的内侧设有竖直导电电极，所述多层结构由外而内包括选通管材料层、中间导电电极和存储材料层，所述水平导电电极连接所述选通管材料层，所述竖直导电电极连接所述存储材料层，所述隔离介质层从外侧将所述选通管材料层和中间导电电极隔断。/n

【技术特征摘要】
1.一种三维存储器，其特征在于，包括：
形成在衬底上的多层水平导电电极，以及形成在所述水平导电电极之间的隔离介质层；所述水平导电电极之间竖直设有两个多层结构，两个所述多层结构的内侧设有竖直导电电极，所述多层结构由外而内包括选通管材料层、中间导电电极和存储材料层，所述水平导电电极连接所述选通管材料层，所述竖直导电电极连接所述存储材料层，所述隔离介质层从外侧将所述选通管材料层和中间导电电极隔断。


2.根据权利要求1所述的三维存储器，其特征在于，由所述水平导电电极、选通管材料层和中间导电电极组成选通管，由所述中间导电电极、存储材料层和竖直导电电极组成存储单元，所述选通管与所述存储单元通过所述中间导电电极相串联。


3.根据权利要求2所述的三维存储器，其特征在于，所述存储材料层包括阻变存储材料层或相变存储材料层。


4.根据权利要求1所述的三维存储器，其特征在于，所述隔离介质层材料包括固体隔离介质或气体隔离介质。


5.根据权利要求1所述的三维存储器，其特征在于，所述衬底与所述多层水平导电电极之间设有绝缘介质层。


6.根据权利要求1所述的三维存储器，其特征在于，所述多层水平导电电极上设有保护介质层，所述保护...

【专利技术属性】
技术研发人员：左青云，赵宇航，李铭，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：上海;31