超低导通电阻分离栅MOSFET器件制造技术

本实用新型专利技术涉及超低导通电阻分离栅MOSFET器件，在N外延层内设有包围沟槽的Al

【技术实现步骤摘要】
超低导通电阻分离栅MOSFET器件
本技术涉及一种半导体器件，具体地说是一种超低导通电阻分离栅MOSFET器件。
技术介绍
功率MOS器件的功耗有两部分组成，开关损耗和导通损耗，导通损耗主要受制于MOS的导通电阻，开关损坏主要受制于MOS的栅极电荷。分离栅MOSFET器件是在普通沟槽MOS器件基础上衍生出来的一种高性能器件，此种器件不仅可以很大程度降低栅极-漏极电容（Cgd），还可以降低单位面积的导通电阻，通常两个分离电极通过氧化物介质隔离。常规分离栅MOSFET器件的结构如图1，工作原理如图2，其性能原理如下：1）、导通电阻：由于底部分离电极和器件源极连接，当器件D-S极加高电压时，在底部电极两侧会产生横向电场，起到提高击穿电压的作用，这样一来达到同样的击穿电压时，外延的电阻率可以降低，从而导通电阻降低。2）、栅极电荷：上部分离电极是MOS器件的栅极，其与漏极的距离增大，从而电容Cgd大幅度降低，总的栅极电荷也得以降低。
技术实现思路
本技术的目的是克服现有技术中存在的不足，提供一种结构简单且能大大降低导通电阻的超低导通电阻分离栅MOSFET器件。按照本技术提供的技术方案，所述超低导通电阻分离栅MOSFET器件，在漏极金属上设有N+衬底，在N+衬底上设有N外延层，在N外延层上设有P阱区，在P阱区上设有N+源区，在N+源区上设有介质层，在介质层上设有发射极金属，从N+源区的上表面向下开设有沟槽，沟槽穿透N+源区、P阱区并最后进入N外延层内；在N外延层内设有包围所述沟槽的Al4Si合金晶粒层，在沟槽的下段槽体内设有场氧层，在场氧层内设有屏蔽栅导电多晶硅，屏蔽栅导电多晶硅被场氧层完全包裹，在沟槽的上段槽体内设有栅极导电多晶硅与栅氧层，栅极导电多晶硅位于栅氧层内，栅极导电多晶硅的上端面与栅氧层的上端面均与介质层的下表面相接，栅极导电多晶硅的下端面位于N外延层的上表面与下表面之间；在介质层、N+源区与P阱区上开设有接触槽，接触槽从介质层的上表面向下穿透介质层、N+源区并最后进入P阱区内，在接触槽内设有接触条，接触条的上端部与发射极金属相连，接触条与N+源区以及P阱区欧姆接触，且接触条的宽度自上而下逐渐缩小。作为优选，所述栅极导电多晶硅的下端面位于N外延层的上表面与下表面之间并靠近N外延层的上表面。作为优选，所述接触条的截面形状为梯形。本技术结构简单，本技术提供的器件在正向导通时可以大大降低导通电阻；本技术的制造方法步骤较少且简单易行。附图说明图1是经过步骤一处理后的结构图。图2是经过步骤二处理后的结构图。图3是经过步骤三处理后的结构图。图4是经过步骤四处理后的结构图。图5是经过步骤五处理后的结构图。图6是经过步骤六处理后的结构图。图7是经过步骤七处理后的结构图。图8是经过步骤八处理后的结构图。图9是经过步骤九处理后的结构图。图10是经过步骤十处理后的结构图。图11是经过步骤十一处理后的结构图。图12是经过步骤十二处理后的结构图。图13是经过步骤十三处理后的结构图。图14是经过步骤十四处理后的结构图。图15是经过步骤十五处理后的结构图。图16是现有技术的结构图。图17是现有技术的工作原理图。具体实施方式下面结合具体实施例对本技术作进一步说明。实施例1一种超低导通电阻分离栅MOSFET器件，在漏极金属1上设有N+衬底2，在N+衬底2上设有N外延层3，在N外延层3上设有P阱区4，在P阱区4上设有N+源区5，在N+源区5上设有介质层6，在介质层6上设有发射极金属7，从N+源区5的上表面向下开设有沟槽8，沟槽8穿透N+源区5、P阱区4并最后进入N外延层3内；在N外延层3内设有包围所述沟槽8的Al4Si合金晶粒层9，在沟槽8的下段槽体内设有场氧层10，在场氧层10内设有屏蔽栅导电多晶硅11，屏蔽栅导电多晶硅11被场氧层10完全包裹，在沟槽8的上段槽体内设有栅极导电多晶硅12与栅氧层13，栅极导电多晶硅12位于栅氧层13内，栅极导电多晶硅12的上端面与栅氧层13的上端面均与介质层6的下表面相接，栅极导电多晶硅12的下端面位于N外延层3的上表面与下表面之间；进一步地，所述栅极导电多晶硅12的下端面位于N外延层3的上表面与下表面之间并靠近N外延层3的上表面。在介质层6、N+源区5与P阱区4上开设有接触槽，接触槽从介质层6的上表面向下穿透介质层6、N+源区5并最后进入P阱区4内，在接触槽内设有接触条14，接触条14的上端部与发射极金属7相连，接触条14与N+源区5以及P阱区4欧姆接触，且接触条14的宽度自上而下逐渐缩小，进一步地，接触条14的截面形状为梯形；再进一步地，接触条14的截面形状为等腰梯形。一种超低导通电阻分离栅MOSFET器件的制造方法包括以下步骤：步骤一、提供N+衬底2，在N+衬底2上生长一层N外延层3；其中，N+衬底2采用耐压值BVDSS为30~250V的AS衬底，N外延层3的厚度为5~6μm、电阻率为0.16~0.2ohm.cm；步骤二、在N外延层3上沉积出掩蔽层，光刻并刻蚀掩蔽层以形成图案；其中，掩蔽层为二氧化硅层单层结构或者掩蔽层由二氧化硅层、氮化硅层与二氧化硅层三层复合而成的结构，掩蔽层的厚度控制在0.3~0.8μm；步骤三、以掩蔽层为阻挡，刻蚀N外延层3形成沟槽8，以CVD工艺在沟槽8的侧面与底面生长一层作为后续Al注入用的保护层；其中，保护层9的材质为二氧化硅，且保护层9的厚度控制在0.02-0.05μm；沟槽8的深度控制在3um-10um；步骤四、先在沟槽8的侧面与底面注入Al原子，注入的角度为7°、能量为150Kev-200Kev、剂量为1e16cm2-3e16cm2；注入后，再在1000-1200℃的炉管内退火5-20分钟，接着在800-900℃的炉管内退火退火10-40分钟，以修复注入受损晶格，形成Al4Si合金晶粒；再进行湿法Al腐蚀，以去除偏析到N外延层3表面的Al膜；最后，去除上述二氧化硅保护层。步骤五、在N外延层3的上表面以及沟槽8的侧面与底面热生长一层薄氧化层，再在薄氧化层上淀积一层厚氧化层；其中，薄氧化层的厚度控制在0.05-0.1μm，厚氧化层的厚度控制在0.1-0.8μm；步骤六、淀积多晶硅，然后刻蚀多晶硅，在沟槽底部形成屏蔽栅导电多晶硅11；其中，所沉积多晶硅的厚度控制在0.8-1μm，然后多晶硅的刻蚀深度控制在1-1.5μm；且屏蔽栅导电多晶硅11的上端面至N+源区5的上表面之间的距离控制在1.2-1.6μm；步骤七、去除屏蔽栅导电多晶硅11上方的氧化层；步骤八、在N外延层3的上表面以及沟槽8内沉积氧化层；其中，在N外延层3的上表面以及沟槽8内所沉积的氧化层的厚度控制在1-2μm；步骤九、化学机械研磨掉N外延层3上表面的本文档来自技高网...

【技术保护点】
1.一种超低导通电阻分离栅MOSFET器件，在漏极金属（1）上设有N+衬底（2），在N+衬底（2）上设有N外延层（3），在N外延层（3）上设有P阱区（4），在P阱区（4）上设有N+源区（5），在N+源区（5）上设有介质层（6），在介质层（6）上设有发射极金属（7），从N+源区（5）的上表面向下开设有沟槽（8），沟槽（8）穿透N+源区（5）、P阱区（4）并最后进入N外延层（3）内；其特征是：/n在N外延层（3）内设有包围所述沟槽（8）的Al

【技术特征摘要】
1.一种超低导通电阻分离栅MOSFET器件，在漏极金属（1）上设有N+衬底（2），在N+衬底（2）上设有N外延层（3），在N外延层（3）上设有P阱区（4），在P阱区（4）上设有N+源区（5），在N+源区（5）上设有介质层（6），在介质层（6）上设有发射极金属（7），从N+源区（5）的上表面向下开设有沟槽（8），沟槽（8）穿透N+源区（5）、P阱区（4）并最后进入N外延层（3）内；其特征是：
在N外延层（3）内设有包围所述沟槽（8）的Al4Si合金晶粒层（9），在沟槽（8）的下段槽体内设有场氧层（10），在场氧层（10）内设有屏蔽栅导电多晶硅（11），屏蔽栅导电多晶硅（11）被场氧层（10）完全包裹，在沟槽（8）的上段槽体内设有栅极导电多晶硅（12）与栅氧层（13），栅极导电多晶硅（12）位于栅氧层（13）内，栅极导电多晶硅（12）的上端面与栅氧层（1...

【专利技术属性】
技术研发人员：刘锋，殷允超，刘秀梅，
申请(专利权)人：江苏捷捷微电子股份有限公司，
类型：新型
国别省市：江苏;32