集成电路制造技术

本文中描述了一种集成电路，其包括：半导体衬底，包括p掺杂区域和n掺杂区域；第一晶体管，包括设置在所述半导体衬底的所述p掺杂区域中的n+掺杂源极区域；第二晶体管，包括设置在所述半导体衬底的所述n掺杂区域中的p+掺杂源极区域，所述p+掺杂源极区域、所述n掺杂区域、所述p掺杂区域和所述n+掺杂源极区域形成PNPN结构；以及镇流电阻器，与所述PNPN结构串联电连接在电源节点与接地节点之间。

【技术实现步骤摘要】
集成电路
本公开的示例一般地涉及集成电路，并且具体地涉及缓解集成电路上的单粒子锁定(SEL)。
技术介绍
单粒子锁定(SEL)一般地是由高能粒子通过器件结构的敏感区域引起的器件中的异常高电流状态。SEL可能导致器件功能丧失。在集成电路中的互补器件结构中(诸如在互补金属氧化物半导体(CMOS)结构中)，SEL可能导致寄生可控硅整流器(SCR)结构导通以传导电流。当寄生SCR结构导通时，跨寄生SCR结构的电压降可能导致寄生SCR结构继续传导电流。电流的连续传导可能损坏集成电路，诸如通过生成可能引起部件熔化、金属迁移或其他问题的热量。
技术实现思路
本文中描述的示例提供了单粒子锁定(SEL)缓解技术。在本文中描述的示例中，一个或多个镇流电阻器与寄生可控硅整流器(SCR)结构(例如，包括PNPN结)串联实现在电源节点与接地节点之间。在一些示例中，镇流电阻器可以在没有电源周期并且没有实现保护环的情况下在SEL发生之后引起寄生SCR结构关断。本公开的示例是一种电路。该电路包括半导体衬底、第一晶体管、第二晶体管和镇流电阻器。半导体衬底本文档来自技高网...

【技术保护点】
1.一种集成电路，其特征在于，包括：/n半导体衬底，包括p掺杂区域和n掺杂区域；/n第一晶体管，包括设置在所述半导体衬底的所述p掺杂区域中的n+掺杂源极区域；/n第二晶体管，包括设置在所述半导体衬底的所述n掺杂区域中的p+掺杂源极区域，所述p+掺杂源极区域、所述n掺杂区域、所述p掺杂区域和所述n+掺杂源极区域形成PNPN结构；以及/n镇流电阻器，与所述PNPN结构串联电连接在电源节点与接地节点之间。/n

【技术特征摘要】
20180823 US 16/110,8941.一种集成电路，其特征在于，包括：
半导体衬底，包括p掺杂区域和n掺杂区域；
第一晶体管，包括设置在所述半导体衬底的所述p掺杂区域中的n+掺杂源极区域；
第二晶体管，包括设置在所述半导体衬底的所述n掺杂区域中的p+掺杂源极区域，所述p+掺杂源极区域、所述n掺杂区域、所述p掺杂区域和所述n+掺杂源极区域形成PNPN结构；以及
镇流电阻器，与所述PNPN结构串联电连接在电源节点与接地节点之间。


2.根据权利要求1所述的电路，其特征在于，所述镇流电阻器电连接在所述电源节点与所述p+掺杂源极区域之间。


3.根据权利要求1所述的电路，其特征在于，所述镇流电阻器电连接在所述接地节点与所述n+掺杂源极区域之间。


4.根据权利要求1所述的电路，其特征在于，所述镇流电阻器具有大于2欧姆的电阻。


5.根据权利要求1所述的电路，其特征在于，所述镇流电阻器具有大于5欧姆的电阻。


6.根据权利要求1所述的电路，其特征在于，所述镇流电阻器具有大于50欧姆的电阻。


7.根据权利要求1所述的电路，其特征在于，所述第一晶体管和所述第二晶体管中的每个晶体管是鳍式场效应晶体管。


8.一种集成电路，其特征在于，包括：
在衬底中的寄生可控硅整流器，互补晶体管的部分设置在所述衬底中，所述衬底的区域和所述互补晶体管的区域形成所述寄生可控硅整流器的PNPN结构，所述寄生可控硅整流器电耦合在电源节点与接地节点之间；以及
镇流电阻器，与所述寄生可控硅整流器的所述PNPN结构串联电耦合在所述电源节点与所述接地节点之间，所述镇流电阻器具有大于2欧姆的电阻。


9.根据权利要求8所述的电路，其特征在于，所述互补晶体管包括n型晶体管和p型晶体管，所述镇流电阻器电连接在所述p型晶体管的源极与所述电源节点之间。


10.根据权利要求8所述...

【专利技术属性】
技术研发人员：M·J·哈特，J·卡普，M·法赫尔丁，P·梅拉德，
申请(专利权)人：赛灵思公司，
类型：新型
国别省市：美国;US