具有双面对外接点的半导体芯片组制造技术

本发明专利技术实施例提出一种具有双面对外接点的半导体芯片组。此半导体芯片组的相对的第一侧面与第二侧面都各自设有对外的电路接点，半导体芯片的第一侧面或第二侧面上设置有芯片电路组，而此半导体芯片组的第一侧面的电路接点与第二侧面的电路接点皆对内连接至芯片电路，且用于连接此半导体芯片组以外的接点，包括至此半导体芯片组以外的讯号及电源传输接口(如封装基板或电路板)上的讯号及电源接点或是至此半导体芯片组以外的另一半导体芯片组上的讯号及电源接点。

【技术实现步骤摘要】
具有双面对外接点的半导体芯片组
本专利技术涉及半导体
，尤其涉及一种具有双面对外接点的半导体芯片组。
技术介绍
半导体制程技术的高速发展使得半导体芯片中的电路密度越来越大，于是同样大小的半导体芯片能够容纳的电路和功能也越来越多，而就内存芯片来说，单位面积芯片上的内存储存密度越来越大，但此快速发展趋势已到了临界点，单位时间下单位面积芯片上的组件密度渐渐由指数成长趋缓到线性成长，为了维持高成长趋势，许多芯片堆栈技术也应运而生。然而，受限于种种因素，堆栈后的半导体芯片组合无法提供足够数量的接点用于各电路的输入/输出，且堆栈后的各个芯片端的电源及对地接点至封装完成的半导体组件外部电源及接地点的电感与电组最小值也因相同因素而受限。这个问题使得每一个堆栈后的半导体芯片组合所能够提供的功能及带宽受到限制，并进而限制了层半导体芯片尺寸的缩小程度。
技术实现思路
因此，本专利技术提供一种具有双面对外接点的半导体芯片组，其可提供较现有技术更多的输入/输出及电源接点，减少接点数量对半导体芯片组中的电路数量的限制，并突破外部电源及接地点连接到各芯片端的电源及接地点的电感与电阻最小值瓶颈。具体地，本专利技术实施例提供了一种具有双面对外接点的半导体芯片组，此半导体芯片组外围相对的第一侧面与第二侧面都各自设有电路接点，第一侧面或第二侧面上设置有芯片电路组，且第一侧面的电路接点与第二侧面的电路接点用于连接此半导体芯片组以外的电路接点；其中，该第一侧面的电路接点与该第二侧面的电路接点用于通过打线接合或以锡球连接至该半导体芯片以外的电路接点；其中，该第一侧面的电路接点与该第二侧面的电路接点用于通过打线接合或以锡球连接至该半导体芯片以外的电路接点。在本专利技术的一个实施例中，上述的芯片电路组设置于第一侧面，且芯片电路组连接到第一侧面的电路接点。在本专利技术的一个实施例中，上述的芯片电路组设置于第一侧面，且芯片电路组经由贯穿半导体芯片的硅贯孔而连接到第二侧面的电路接点。在本专利技术的一个实施例中，上述的半导体芯片组为一个半导体芯片，第一侧面与第二侧面为此半导体芯片相对的两侧面，芯片电路组设置于第一侧面并连接到第一侧面的电路接点，且芯片电路组另外经由贯穿半导体芯片的硅贯孔而连接到第二侧面的电路接点。在本专利技术的一个实施例中，上述的半导体芯片组包括堆栈而成的多个半导体芯片，这些芯片中有一个第一芯片及一个第二芯片，第一芯片的相对两侧面各自设置有电路接点，第二芯片的相对两侧面各自设置有电路接点，第一芯片及第二芯片的电路接点用于连接此半导体芯片以外的电路。在本专利技术的一个实施例中，第一芯片上设置有电性相接的第一控制电路及第一操作电路，第二芯片上设置有电性相接的第二控制电路及第二操作电路，第二控制电路经由贯穿第一芯片的硅贯孔而与第一操作电路电性相接；其中，在第一控制电路运作时，第一控制电路控制第一操作电路的操作方式，而在第一控制电路关闭时，第二控制电路同时控制第一操作电路及第二操作电路的操作方式。在本专利技术的一个实施例中，上述的半导体芯片组包括多个堆栈的内存芯片。另外，本专利技术实施例提出一种具有正反双面对外接点的半导体芯片，该半导体芯片具有相对的一第一侧面及一第二侧面，该第一侧面适于设置一芯片电路组，该第一侧面及该第二侧面分别设置有至少一对外接点，且该第二侧面的该至少一对外接点中的至少一者通过一硅贯孔连接至该芯片电路组；其中，该第一侧面的该至少一对外接点中的至少一者与该第二侧面的该至少一对外接点中的至少一者连接至该半导体芯片外的电源或信号。在本专利技术的一个实施例中，上述的第一侧面的该至少一对外接点中的至少一者与该第二侧面的该至少一对外接点中的至少一者，通过锡球直接连接打线或重分布导体介质连接至该半导体芯片外的电源或信号。在本专利技术的一个实施例中，上述的多个该半导体芯片之间可以部分或是全部的对外接点相互连接以构成一半导体芯片组，而位于该半导体芯片组中之任一该些半导体芯片上的对外接点亦可以同时作为该半导体芯片组的电源或是讯号的对外/对内传导接点。通过以上技术，本专利技术所提供的具有双面对外接点的半导体芯片组可以在半导体芯片组的前侧(设置有电路的那一侧)及背侧(与前侧相对的那一侧)都设置输入/输出及电源接点，因此可提供更多的输入/输出堆栈的接点，减少接点数量对半导体芯片组中的电路数量的限制。通过以下参考附图的详细说明，本专利技术的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本专利技术的范围的限定。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅利图概念地说明此处描述的结构和流程。【附图说明】此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本专利技术一实施例的具有双面对外接点的半导体晶片组的电路模块示意图；图2为图1所示的实施例中沿着剖面线AA’所得的剖面图；图3为图1所示的实施例中沿着剖面线BB’所得的剖面图；图4为本专利技术一实施例的具有双面对外接点的半导体晶片组的剖面示意图；图5为本专利技术一实施例的具有双面对外接点的半导体晶片组的剖面示意图；图6为本专利技术一实施例的具有双面对外接点的半导体晶片组中的两个晶片的电路模块图；图7为本专利技术一实施例的具有双面对外接点的半导体晶片组与其他半导体晶片连接的结构示意图；图8为本专利技术一实施例的具有双面对外接点的半导体晶片组的剖面示意图；图9为本专利技术一实施例的具有双面对外接点的半导体芯片组的结构示意图。【附图标记说明】10、40、50、80、82、84、90：半导体晶片组；10A、10B、12A、12B：侧面；12、42、44、52、54、72、74、92、94、96、9000、9100、9200：半导体芯片；56、97、98：间隔层；100：第一电路模块；110：第二电路模块；120：第三电路模块；130、150、420、422、440、442、842：导电结构；140、160、424、428、444、448、520、540、542、922、926、942、946、962、966、9002、9003、9004、9005、9006、9008:、9102、9103、9104、9105、9106、9202、9203、9204、9205、9210：电路接点；426、446、580、802、924、944、964、9010：硅贯孔；430、450、9300、9302、9304、9306：导线；720：第一控制电路；722：第一操作电路；740：第二控制电路；742：第二操作电路；920：基底；972、982：导电贯孔；AA’、BB’：剖面线；9320、9322：晶锡球。【具体实施方式】为本文档来自技高网...

【技术保护点】
1.一种具有双面对外接点的半导体芯片组，其特征在于，该半导体芯片组外围的相对的一第一侧面与一第二侧面都各自设有电路接点，且该第一侧面或该第二侧面上设置有一芯片电路组，该第一侧面的电路接点与该第二侧面的电路接点用于连接该半导体芯片组以外的电路接点；/n其中，该第一侧面的电路接点与该第二侧面的电路接点用于通过打线接合或以锡球连接至该半导体芯片以外的电路接点。/n

【技术特征摘要】
20190102 US 62/787,7271.一种具有双面对外接点的半导体芯片组，其特征在于，该半导体芯片组外围的相对的一第一侧面与一第二侧面都各自设有电路接点，且该第一侧面或该第二侧面上设置有一芯片电路组，该第一侧面的电路接点与该第二侧面的电路接点用于连接该半导体芯片组以外的电路接点；
其中，该第一侧面的电路接点与该第二侧面的电路接点用于通过打线接合或以锡球连接至该半导体芯片以外的电路接点。


2.如权利要求1所述的半导体芯片组，其特征在于，该芯片电路组设置于该第一侧面，且该芯片电路组连接到该第一侧面的电路接点。


3.如权利要求1所述的半导体芯片组，其特征在于，该芯片电路组设置于该第一侧面，且该芯片电路组经由贯穿该半导体芯片组的一硅贯孔连接到该第二侧面的电路接点。


4.如权利要求1所述的半导体芯片组，其特征在于，该半导体芯片组为一单一半导体芯片，该第一侧面与该第二侧面为该单一半导体芯片相对的两侧面，该芯片电路组设置于该第一侧面，该芯片电路组连接到该第一侧面的电路接点，且该芯片电路组另外经由贯穿该半导体芯片的一硅贯孔连接到该第二侧面的电路接点。


5.如权利要求1所述的半导体芯片组，其特征在于，该半导体芯片组包括堆栈的多个半导体芯片，该多个半导体芯片中有一第一芯片及一第二芯片，该第一芯片的相对两侧面各自设置有电路接点，该第二芯片的相对两侧面各自设置有电路接点，该第一芯片及该第二芯片的电路接点用于连接该半导体芯片以外的电路或电源接点。

【专利技术属性】
技术研发人员：王智彬，
申请(专利权)人：王智彬，
类型：发明
国别省市：中国台湾;71