【技术实现步骤摘要】
一种全定制低漏电数字电路标准单元设计方法
本专利技术属于集成电路
，本专利技术涉及CMOS集成电路工艺中的全定制数字电路标准单元设计，特别涉及一种全定制低漏电数字电路标准单元设计方法。
技术介绍
一般来说，数字大规模集成电路由一个标准单元库的各种数字逻辑标准单元(以下简称单元)拼合连接组成，实现需求的各类逻辑功能。这类单元通常由集成电路的制造厂商根据其提供的制造工艺给出。随着集成电路制造工艺的日益进步，目前相对成熟和具备相对准确漏电模型的深亚微米或纳米尺度工艺已经广泛采用。在不少深亚微米CMOS工艺中，常规晶体管动态漏电约为静态漏电大小300-500倍，典型漏电时间～ns量级。然而，在一些低频应用中，数字电路速度很慢，这意味着静态漏电将成为制约数字电路功耗进一步优化的核心挑战。对于不少深亚微米或纳米尺度工艺的生产厂家提供的数字标准单元库中最小尺寸反相器来说，在不到1V的电源电压下，其漏电便可高达数百pA至数个nA。这意味着数字电路中几千个等效反相器的静态漏电便可达微安量级，这对于大规模超低功耗数字集成电路的设计是是极其...
【技术保护点】
1.一种全定制低漏电数字电路标准单元设计方法，其特征在于，在电路设计中：/n采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路的导通电阻，抑制漏端感应源端势垒降低效应；/n并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。/n
【技术特征摘要】
1.一种全定制低漏电数字电路标准单元设计方法，其特征在于，在电路设计中：
采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路的导通电阻，抑制漏端感应源端势垒降低效应；
并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。
2.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，所述大沟道长度是指沟道长度为所使用的集成电路制造工艺尺度的10倍以上，所述短沟道宽度指制造工艺允许的最小沟道宽度的1.2-1.5倍，所述大电阻指使用关断态的晶体管的源漏级之间的电阻，阻值在1012欧姆以上。
3.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，将单个晶体管拆分成多个晶体管串联，以增大有效长度和关断电阻，其中在晶体管的堆叠中，晶体管尺寸随距输出节点的距离增大而逐级减小。
4.根据权利要求3所述全定制低漏电数字电路标准单元设计方法，其特征在于，对晶体管串联通路的各晶体管的体端进行独立偏置，在体端和电源之间，以及体端和地之间，加入所述大电阻，以增大时间常数，同时抑制栅电容作为前一级的负载充放电带来的漏电流。
5.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，在版图设计中，单元版图定高，N阱和衬底采用可变动态高度，并取消填充单元，在每个单元版图中增加衬底和N阱接触，以避免尺寸增大和布局布线带来的闩锁效应，充分利用面积空间。
6.根据权利要求5所述全定制低漏电数字电路标准单元设计方法，其特征在于，体端连接到电源的P型晶体管布局到版图的下半部分，体端连接到地的N型晶体管布局到版图的上半部分，对于体端没有连接到电...
【专利技术属性】
技术研发人员：姜汉钧，尹说，王志华，张春，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京;11
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