一种全定制低漏电数字电路标准单元设计方法技术

一种全定制低漏电数字电路标准单元设计方法，在电路设计中：采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路导通电阻，抑制漏端感应源端势垒降低效应；并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。在版图设计中，单元版图定高，N阱和衬底采用可变动态高度，并取消填充单元，在每个单元版图中增加衬底和N阱接触，以避免尺寸增大和布局布线带来的闩锁效应，充分利用面积空间，本发明专利技术还提供了底层金属布线缺口除错方法，本发明专利技术基于深亚微米/纳米尺度CMOS集成电路制造工艺，所设计的数字电路标准单元具有较好的静态漏电性能，能实现原有工艺库提供的各单元电路基本功能，可用于综合全定制数字大规模集成电路。

【技术实现步骤摘要】
一种全定制低漏电数字电路标准单元设计方法
本专利技术属于集成电路
，本专利技术涉及CMOS集成电路工艺中的全定制数字电路标准单元设计，特别涉及一种全定制低漏电数字电路标准单元设计方法。
技术介绍
一般来说，数字大规模集成电路由一个标准单元库的各种数字逻辑标准单元(以下简称单元)拼合连接组成，实现需求的各类逻辑功能。这类单元通常由集成电路的制造厂商根据其提供的制造工艺给出。随着集成电路制造工艺的日益进步，目前相对成熟和具备相对准确漏电模型的深亚微米或纳米尺度工艺已经广泛采用。在不少深亚微米CMOS工艺中，常规晶体管动态漏电约为静态漏电大小300-500倍，典型漏电时间～ns量级。然而，在一些低频应用中，数字电路速度很慢，这意味着静态漏电将成为制约数字电路功耗进一步优化的核心挑战。对于不少深亚微米或纳米尺度工艺的生产厂家提供的数字标准单元库中最小尺寸反相器来说，在不到1V的电源电压下，其漏电便可高达数百pA至数个nA。这意味着数字电路中几千个等效反相器的静态漏电便可达微安量级，这对于大规模超低功耗数字集成电路的设计是是极其不利的。虽然大尺寸的制造工艺中晶体管具有更好的静态漏电性能，但同时带来的问题是版图面积增大；同时，对于片上系统设计来说，在同一系统中混用不同工艺更容易引起电平兼容、缓冲增加和面积过大等问题。
技术实现思路
针对前述问题，本专利技术的目的在于提供一种全定制低漏电数字电路标准单元设计方法，基于深亚微米/纳米尺度CMOS集成电路制造工艺，所设计的数字电路标准单元具有较好的静态漏电性能，能够实现原有工艺库提供的各单元电路的基本功能，并可在全定制数字大规模集成电路的流程中替代原有使用的单元，以实现电路性能的进一步优化，有助于实现低电压低速标准单元，可用于综合全定制数字大规模集成电路，最终实现定制芯片版图，尤其是在满足长时间、持续、低功耗监护需求的低压和低频设计中，可以以极低的静态漏电、更高的面积利用率实现基本的信号处理、检测、缓存和数据接口等功能。为了实现上述目的，本专利技术采用的技术方案是：一种全定制低漏电数字电路标准单元设计方法，在电路设计、版图设计以及缺口除错方面分别进行了改进。其中，在电路设计中：采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路的导通电阻，抑制漏端感应源端势垒降低效应；并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。所述大沟道长度，一般是指沟道长度为所使用的集成电路制造工艺尺度的10倍以上，所述短沟道宽度，一般指制造工艺允许的最小沟道宽度的1.2-1.5倍，所述大电阻，一般指使用关断态的晶体管的源漏级之间的电阻，阻值一般在1012欧姆以上。进一步地，可将单个晶体管拆分成多个晶体管串联，以增大有效长度和关断电阻，其中在晶体管的堆叠中，晶体管尺寸随距输出节点的距离增大而逐级减小，此时，对晶体管串联通路的各晶体管的体端进行独立偏置，在体端和电源之间，以及体端和地之间，加入所述大电阻，以增大时间常数，同时抑制栅电容作为前一级的负载充放电带来的漏电流。在版图设计中，单元版图定高，N阱和衬底采用可变动态高度，并取消填充单元，在每个单元版图中增加衬底和N阱接触，以避免尺寸增大和布局布线带来的闩锁效应，充分利用面积空间。其中，体端连接到电源的P型晶体管布局到版图的下半部分，体端连接到地的N型晶体管布局到版图的上半部分，对于体端没有连接到电源或地的晶体管，则一律布局在单元的内部，不接触单元版图的边界，使得接触边界的N阱或衬底必连接到电源或地。进一步地，每个晶体管的有源扩散区边界到单元版图的边界的最小距离和不小于设计规则要求的有源扩散区到N阱最小距离，每个N阱在单元版图内部的边界到单元版图的边界的距离不小于设计规则要求的N阱间的最小距离。进一步地，在单元版图中，左侧标准单元的N阱右边界为AB，相邻的右侧标准单元的N阱左边界点为CD，若AB到CD的距离小于设计规则的要求，则只在AB和CD之间补充N阱使得两个N阱区域相连。具体地，可取A和D两点纵坐标的较小值Y1，取B和C两点纵坐标的较大值Y2，以二者之差绝对值为高，以A点横坐标和D点横坐标差值为宽绘制N阱矩形。通过如下方法进行底层金属布线缺口除错：在宽度为XZ的底层金属线上，底层金属与第二层金属的接触孔ABCDEFGHJKLM的中心点位于O点，底层金属方块AMGF的宽度为最小金属接触孔宽度，若O点到XZ的距离小于最小线宽和接触孔宽度一半的和，则AYX构成设计规则违例，设计工具将报出AY和YX两个错误；以AY为宽度作矩形NPRQ，使得QA和AN均不小于底层金属的最小线宽；以YX为高度作矩形STUV，使得VY和FY均不小于底层金属的最小线宽；寻找两个矩形的交点AWXY，并将AWXY内的区域定义为底层金属。与现有技术相比，本专利技术的有益效果是：1.本专利技术利用逐级减小晶体管宽长比、衬底单独连接大电阻偏压和减小宽长比等技术，使得电路标准单元漏电大幅减小。2.在取消填充单元、实现动态N阱高度版图设计技术的同时还通过单元内衬底接触抑制闩锁效应，大幅缩小了数字电路标准单元版图的面积，提高了面积利用率。3.针对所述数字电路标准单元库版图，本专利技术还提出了专门的N阱和底层金属的设计规则除错方法，实现自动修复。附图说明图1是本专利技术晶体管体端加入大电阻抑制漏电流原理示意图。图2是本专利技术动态N阱高度带来的标准单元版图设计要求。图3是N阱除错脚本的原理示意图。图4是修复金属层连线缺口的除错方法原理示意图。具体实施方式下面结合附图和实施例详细说明本专利技术的实施方式。本专利技术一种全定制低漏电数字电路标准单元设计方法，可用来实现包括与(非)门、或(非)门、异或(非)门、反相器、缓冲器、选择器、全加器、锁存器、触发器(包括无复位触发器、同步复位触发器、异步复位触发器、异步置位触发器等)在内的单元，实现数字电路基本的逻辑功能，并用于全定制数字集成电路的设计流程。主要涉及的技术点有以下几个方面：(1)数字电路标准单元的电路设计在新建标准单元的电路设计中，本专利技术采用了以下电路设计方法：使用短沟道宽度和大沟道长度的晶体管，并将单个晶体管拆分成多个晶体管串联，增大有效长度和关断电阻，以抑制漏端感应源端势垒降低效应，进而进一步降低漏电。由于晶体管串联，会在串联晶体管的中间节点引入对电源或地的寄生电容，在输出逻辑状态翻转时，不可避免会带来该节点的充放电，因而在晶体管的堆叠中，还采用了晶体管尺寸随距输出节点的距离增大而逐级减小的方法。由于短沟道宽度和大沟道长度的晶体管会造成晶体管栅极总面积增大，本专利技术对串联晶体管通路的晶体管的体端进行独立偏置，在体端和电源以及体端和地之间加入大电阻，以增大时间常数，同时抑制栅电容作为前一级的负载充放电带来的漏电流，如图1所示。即，在本专利技术电路设计中，通过采用短沟道宽度和大沟道长度的晶体管，增大了单元电路的导通电阻，本文档来自技高网...

【技术保护点】
1.一种全定制低漏电数字电路标准单元设计方法，其特征在于，在电路设计中：/n采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路的导通电阻，抑制漏端感应源端势垒降低效应；/n并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。/n

【技术特征摘要】
1.一种全定制低漏电数字电路标准单元设计方法，其特征在于，在电路设计中：
采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路的导通电阻，抑制漏端感应源端势垒降低效应；
并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。


2.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，所述大沟道长度是指沟道长度为所使用的集成电路制造工艺尺度的10倍以上，所述短沟道宽度指制造工艺允许的最小沟道宽度的1.2-1.5倍，所述大电阻指使用关断态的晶体管的源漏级之间的电阻，阻值在1012欧姆以上。


3.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，将单个晶体管拆分成多个晶体管串联，以增大有效长度和关断电阻，其中在晶体管的堆叠中，晶体管尺寸随距输出节点的距离增大而逐级减小。


4.根据权利要求3所述全定制低漏电数字电路标准单元设计方法，其特征在于，对晶体管串联通路的各晶体管的体端进行独立偏置，在体端和电源之间，以及体端和地之间，加入所述大电阻，以增大时间常数，同时抑制栅电容作为前一级的负载充放电带来的漏电流。


5.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，在版图设计中，单元版图定高，N阱和衬底采用可变动态高度，并取消填充单元，在每个单元版图中增加衬底和N阱接触，以避免尺寸增大和布局布线带来的闩锁效应，充分利用面积空间。


6.根据权利要求5所述全定制低漏电数字电路标准单元设计方法，其特征在于，体端连接到电源的P型晶体管布局到版图的下半部分，体端连接到地的N型晶体管布局到版图的上半部分，对于体端没有连接到电...

【专利技术属性】
技术研发人员：姜汉钧，尹说，王志华，张春，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京;11