扇出型三维封装结构制造技术

本实用新型专利技术公开一种扇出型三维封装结构，包括埋入材料，埋入材料上间隔开设有沿埋入材料的厚度方向贯穿埋入材料的第一通孔和第二通孔；第一塑封层、位于第一通孔内的减薄后的第一芯片以及位于第二通孔内的导电柱，第一芯片和导电柱封装于第一塑封层内，且第一芯片的正面朝向第一塑封层；位于埋入材料一侧的第二塑封层和第二芯片，第二芯片的背面通过双面粘结胶带与第一芯片的背面粘结，第二芯片的I/O接口通过引线与导电柱连接，第二芯片封装于第二塑封层内；金属凸块，金属凸块通过电连接结构与第一芯片的I/O接口和导电柱连接。本实用新型专利技术有效降低了扇出型三维封装结构的封装高度和生产成本。

【技术实现步骤摘要】
扇出型三维封装结构
本技术涉及扇出型封装
，具体涉及一种扇出型封装结构的制备方法及采用该方法制得的扇出型三维封装结构。
技术介绍
近几年来，先进的封装技术已在IC制造行业开始出现，如多芯片模块(MCM)就是将多个IC芯片按功能组合进行封装，特别是三维(3D)封装首先突破传统的平面封装的概念，组装效率高达200％以上。首先，单个封装体内可以堆叠多个芯片，实现了存储容量的倍增，业界称之为叠层式3D封装；其次，芯片直接互连，互连线长度显著缩短，信号传输得更快且所受干扰更小；再者，多个不同功能芯片堆叠在一起，使单个封装体实现更多的功能，从而形成系统芯片封装新思路；最后，采用3D封装的芯片还有功耗低、速度快等优点。总之，三维封装可以使电子信息产品的尺寸和重量减小数十倍。然而，在三维堆叠封装技术中，芯片的堆叠时经常将芯片放在薄膜基板上，然后对薄膜基板进行堆叠，封装高度较高，同时在I/O接口的互联方面，建立RDL层的成本较高。而芯片在减薄之后，背面会有一层双面粘结胶带，本技术正是利用减薄芯片背面的双面粘结胶带对芯片进行堆叠，可以有效降低封装高度；同时采用打引线的方法可以大大降低封装成本。
技术实现思路
本技术的目的在于提供一种封装高度和封装成本均降低的扇出型封装结构。为达此目的，本技术采用以下技术方案：提供一种扇出型三维封装结构，包括：埋入材料，所述埋入材料上间隔开设有沿所述埋入材料的厚度方向贯穿所述埋入材料的第一通孔和第二通孔；第一塑封层、位于所述第一通孔内的第一芯片以及位于所述第二通孔内的导电柱，所述第一芯片和所述导电柱封装于所述第一塑封层内，且所述第一芯片的正面朝向所述第一塑封层；位于所述埋入材料一侧的第二塑封层和第二芯片，所述第二芯片的背面通过双面粘结胶带与所述第一芯片的背面粘结，所述第二芯片的I/O接口通过引线与所述导电柱连接，所述第二芯片封装于所述第二塑封层内；金属凸块，所述金属凸块通过电连接结构与所述第一芯片的I/O接口和所述导电柱连接。作为扇出型三维封装结构的一种优选方案，所述第一塑封层上开设有分别供所述第一芯片的I/O接口和所述导电柱的一端外露的盲孔，所述电连接结构包括位于所述盲孔内和所述第一塑封层上的种子层和位于所述种子层上的重布线层，所述金属凸块与所述重布线层的焊盘区焊接。作为扇出型三维封装结构的一种优选方案，所述种子层和所述重布线层具有使部分所述第一塑封层外露的图形化孔；还包括介电层，所述介电层贴于所述重布线层的非焊盘区和所述图形化孔内。作为扇出型三维封装结构的一种优选方案，所述介电层为ABF或PI材料。作为扇出型三维封装结构的一种优选方案，所述导电柱为Cu、Ag或Au材质中的任一种。作为扇出型三维封装结构的一种优选方案，所述双面粘结胶带为DAF或者环氧树脂胶。作为扇出型三维封装结构的一种优选方案，所述埋入材料为FR4、FR5或者BT材料。本技术的有益效果：本技术将两种芯片背对背粘结、堆叠并进行封装，有效地降低了扇出型三维封装结构的封装高度，同时对I/O接口密度较高的芯片采用打引线的方式进行互联，降低了扇出型三维封装结构的生产成本。附图说明为了更清楚地说明本技术实施例的技术方案，下面将对本技术实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本技术一实施例所述的扇出型三维封装结构的制备方法的流程图。图2是本技术一实施例所述的步骤S7的具体步骤的流程图。图3是本技术一实施例所述的埋入材料开孔后的剖视图。图4是本技术一实施例所述的埋入材料贴于承载胶上的剖视图。图5是本技术一实施例所述的埋入材料上贴装第一芯片和植入导电柱后的剖视图。图6是本技术一实施例所述的埋入材料上制作第一塑封层后的剖视图。图7是本技术一实施例所述的埋入材料上贴装第二芯片并打引线后的剖视图。图8是本技术一实施例所述的埋入材料上制作第二塑封层后的剖视图。图9是本技术一实施例所述的埋入材料上制作种子层和重布线层后的剖视图。图10是本技术一实施例所述的贴装介电层并植入金属凸块后的剖视图。图11是本技术一实施例所述的扇出型三维封装结构的剖视图。图中：1、埋入材料；1-1、第一通孔；1-2、第二通孔；2、第一芯片；3、导电柱；4、第一塑封层；5、第二芯片；6、引线；7、第二塑封层；8、电连接结构；9、金属凸块；10、第一承载胶；11、介电层；12、第二承载胶；13、第三承载胶。具体实施方式下面结合附图并通过具体实施方式来进一步说明本技术的技术方案。其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本专利的限制；为了更好地说明本技术的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。本技术实施例的附图中相同或相似的标号对应相同或相似的部件；在本技术的描述中，需要理解的是，若出现术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。在本技术的描述中，除非另有明确的规定和限定，若出现术语“连接”等指示部件之间的连接关系，该术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个部件内部的连通或两个部件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。如图1所示，本实施例提供一种扇出型三维封装结构的制备方法，包括以下步骤：S1、提供埋入材料1，在所述埋入材料1上开设沿厚度方向贯穿埋入材料1的第一通孔1-1和第二通孔1-2，开孔后的埋入材料1如图3所示；然后在埋入材料1沿其厚度方向的一侧贴上第一承载胶10，如图4所示，以便于将第一芯片2初步固定于第一通孔1-1内以及导电柱3的植入。可选地，埋入材料1为FR4、FR5或者BT材料；具体地，先在埋入材料1上根据预封装的第一芯片2的尺寸开设第一通孔1-1，然后根据导电柱3的植入位置开设第二通孔1-2；S2、提供第一芯片2，将所述第一芯片2贴装于所述第一通孔1-1内，并在第二通孔1-2内植入导电柱3，如图5所示；其中，第一芯片2可本文档来自技高网...

【技术保护点】
1.一种扇出型三维封装结构，其特征在于，包括：/n埋入材料，所述埋入材料上间隔开设有沿所述埋入材料的厚度方向贯穿所述埋入材料的第一通孔和第二通孔；/n第一塑封层、位于所述第一通孔内的第一芯片以及位于所述第二通孔内的导电柱，所述第一芯片和所述导电柱封装于所述第一塑封层内，且所述第一芯片的正面朝向所述第一塑封层；/n位于所述埋入材料一侧的第二塑封层和第二芯片，所述第二芯片的背面通过双面粘结胶带与所述第一芯片的背面粘结，所述第二芯片的I/O接口通过引线与所述导电柱连接，所述第二芯片封装于所述第二塑封层内；/n金属凸块，所述金属凸块通过电连接结构与所述第一芯片的I/O接口和所述导电柱连接。/n

【技术特征摘要】
1.一种扇出型三维封装结构，其特征在于，包括：
埋入材料，所述埋入材料上间隔开设有沿所述埋入材料的厚度方向贯穿所述埋入材料的第一通孔和第二通孔；
第一塑封层、位于所述第一通孔内的第一芯片以及位于所述第二通孔内的导电柱，所述第一芯片和所述导电柱封装于所述第一塑封层内，且所述第一芯片的正面朝向所述第一塑封层；
位于所述埋入材料一侧的第二塑封层和第二芯片，所述第二芯片的背面通过双面粘结胶带与所述第一芯片的背面粘结，所述第二芯片的I/O接口通过引线与所述导电柱连接，所述第二芯片封装于所述第二塑封层内；
金属凸块，所述金属凸块通过电连接结构与所述第一芯片的I/O接口和所述导电柱连接。


2.根据权利要求1所述的扇出型三维封装结构，其特征在于，所述第一塑封层上开设有分别供所述第一芯片的I/O接口和所述导电柱的一端外露的盲孔，所述电连接结构包括位于所述盲...

【专利技术属性】
技术研发人员：蔡琨辰，刘春平，崔锐斌，
申请(专利权)人：广东佛智芯微电子技术研究有限公司，广东芯华微电子技术有限公司，
类型：新型
国别省市：广东;44