一种可配置分辨率的时钟相移电路制造技术

本发明专利技术公开了一种可配置分辨率的时钟相移电路，涉及电子电路领域，该时钟相移电路通过两组差分对管接收两路具有预定相位差的差分输入时钟对，两组差分对管分别由两个电流模块提供电流，每个电流模块可以输出若干级不同大小的电流且两个电流模块输出的电流的总和固定，通过调节两个电流模块输出的电流可以实现不同的时钟相移，通过调节两路差分输入时钟对之间的预定相位差和/或每个电流模块可以输出的不同大小电流的级数即可实现不同的相移分辨率，相移分辨率可灵活配置，自由度更高，可以适用于更多的应用场景，而且相移分辨率受器件特性影响较小，可以实现更高的相移分辨率。

【技术实现步骤摘要】
一种可配置分辨率的时钟相移电路
本专利技术涉及电子电路领域，尤其是一种可配置分辨率的时钟相移电路。
技术介绍
随着电子系统的工作频率越来越高，对系统时钟的相位要求越来越严格。常见的时钟相移技术如DLL与PLL中，很容易实现45°、90°、180°等时钟相移版本。如果想要更细的相移，一般采用如图1所示的延迟链结构DELAY_LINE，延迟链通过串联一些时钟延迟单元(BUF)，通过CFG_CTRL选择不同的延迟链节点，对输入时钟CLKIN进行不同程度的相移后输出CLKOUT，其相移的最小单位就是一个时钟延迟单元(BUF)的延时，但是一个时钟延迟单元(BUF)的延时一般为数十、数百皮秒(ps)，因此使用延迟链结构对时钟进行相移的分辨率固定为数十、数百皮秒(ps)，灵活性较低，而且无法满足更高精度的分辨率要求。
技术实现思路
本专利技术人针对上述问题及技术需求，提出了一种可配置分辨率的时钟相移电路，本专利技术的技术方案如下：一种可配置分辨率的时钟相移电路，该时钟相移电路包括第一MOS管、第二MOS管构成的一组差分对管，以及第三MOS管和第四MOS管构成的另一组差分对管；第一MOS管和第二MOS管的源端相连并连接第一电流模块的输出端，第一MOS管的栅端输入第一差分输入时钟，第二MOS管的栅端输入第二差分输入时钟，第一差分输入时钟和第二差分输入时钟构成第一差分输入时钟对；第三MOS管和第四MOS管的源端相连并连接第二电流模块的输出端，第四MOS管的栅端输入第三差分输入时钟，第三MOS管的栅端输入第四差分输入时钟，第三差分输入时钟和第四差分输入时钟构成与第一差分输入时钟对具有预定相位差的第二差分输入时钟对，第三差分输入时钟与第一差分输入时钟之间间隔预定相位差且第四差分输入时钟与第二差分输入时钟之间间隔预定相位差；第一MOS管和第四MOS管的漏端相连并连接第五NMOS管的漏端，第五NMOS管的源端接地；第二MOS管和第三MOS管的漏端相连并连接第六NMOS管的漏端，第六NMOS管的源端接地；第五NMOS管和第六NMOS管的栅端相连并连接至偏置电源端，第五NMOS管和第六NMOS管在偏置电源的作用下分别提供相同的下拉电流；第一电流模块具有输出n级大小不同的第一电流的功能，第二电流模块具有输出n级大小不同的第二电流的功能，且第一电流和第二电流的总和始终与下拉电流相等；第六NMOS管的漏端输出第一差分输出时钟，第五NMOS管的漏端输出第二差分输出时钟，第一差分输出时钟和第二差分输出时钟构成一组相对于第一差分输入时钟对具有输出时钟相移的差分输出时钟对，第一差分输出时钟相对于第一差分输入时钟具有输出时钟相移，第二差分输出时钟相对于第二差分输入时钟具有输出时钟相移，输出时钟相移与第一电流的大小相对应。其进一步的技术方案为，n个第一电流在0至下拉电流之间均匀分布，对应的第二电流在下拉电流至0之间均匀分布，不同输出时钟相移之间的分辨率为：其中，Δφ为第一差分输入时钟对和第二差分输入时钟对之间的预定相位差。其进一步的技术方案为，第一电流模块和第二电流模块的结构相同，每个电流模块分别包括n个并联支路，各个并联支路的结构相同且每个并联支路分别包括串联的电流源和开关，电流源的输出端通过开关连接电流模块的输出端，每个电流源提供的灌电流为I/n，I为下拉电流；第一电流模块中闭合的开关的数量与第二电流模块中断开的开关的数量相同，差分输出时钟对相对于第一差分输入时钟对的输出时钟相移与第一电流模块中闭合的开关的数量相对应。本专利技术的有益技术效果是：本申请公开了一种可配置分辨率的时钟相移电路，通过两组差分对管接收两路具有预定相位差的差分输入时钟对，两组差分对管分别由两个电流模块提供电流，每个电流模块可以输出若干级不同大小的电流且两个电流模块输出的电流的总和固定，通过调节两个电流模块输出的电流可以实现不同的时钟相移，通过调节两路差分输入时钟对之间的预定相位差和/或每个电流模块可以输出的不同大小电流的级数即可实现不同的相移分辨率，相移分辨率可灵活配置，自由度更高，可以适用于更多的应用场景，而且相移分辨率受器件特性影响较小，可以实现更高的相移分辨率。附图说明图1是常规的采用延迟链结构的时钟相移电路的结构示意图。图2是本申请公开的可配置分辨率的时钟相移电路的电路结构图。具体实施方式下面结合附图对本专利技术的具体实施方式做进一步说明。本申请公开了一种可配置分辨率的时钟相移电路，请参考图2所示的电路图，该时钟相移电路包括第一MOS管MP1、第二MOS管MP2构成的一组差分对管，以及第三MOS管MP3和第四MOS管MP4构成的另一组差分对管，本申请以MP1-MP4均采用NMOS管构成为例，实际也可以采用PMOS管或者三极管来构成两组差分对管，具体的：第一MOS管MP1和第二MOS管MP2的源端相连并连接第一电流模块的输出端，第一MOS管MP1的栅端输入第一差分输入时钟A，第二MOS管MP2的栅端输入第二差分输入时钟AN，第一差分输入时钟A和第二差分输入时钟AN构成第一差分输入时钟对。第三MOS管MP3和第四MOS管MP4的源端相连并连接第二电流模块的输出端，第四MOS管MP4的栅端输入第三差分输入时钟B，第三MOS管MP3的栅端输入第四差分输入时钟BN，第三差分输入时钟B和第四差分输入时钟BN构成第二差分输入时钟对。第二差分输入时钟对B、BN为第一差分输入时钟A、AN的任意相移版本、与第一差分输入时钟对A、AN之间具有预定相位差Δφ；具体的，第三差分输入时钟B与第一差分输入时钟A之间间隔预定相位差Δφ，且第四差分输入时钟BN与第二差分输入时钟AN之间间隔预定相位差Δφ。第一MOS管MP1和第四MOS管MP4的漏端相连并连接第五NMOS管MN1的漏端，第五NMOS管MN1的源端接地。第二MOS管MP2和第三MOS管MP3的漏端相连并连接第六NMOS管MN2的漏端，第六NMOS管MN2的源端接地。第五NMOS管MN1和第六NMOS管MN2的栅端相连并连接至偏置电源端Vbias_N，第五NMOS管MN1和第六NMOS管MN2在偏置电源的作用下分别提供相同且恒定的下拉电流I。第一电流模块和第二电流模块均具有n级电流输出功能，也即第一电流模块具有输出n级大小不同的第一电流的功能、第二电流模块具有输出n级大小不同的第二电流的功能，且第一电流和第二电流的总和始终与下拉电流I相等。第六NMOS管MN2的漏端输出第一差分输出时钟Y，第五NMOS管MN1的漏端输出第二差分输出时钟YN，第一差分输出时钟Y和第二差分输出时钟YN构成一组差分输出时钟对，第一电流和第二电流经过两组差分对管汇总并共同作用后形成差分输出时钟对，因此当第一电流和第二电流的电流变化时，差分输出时钟对Y、YN相对于第一差分输入时钟对A、AN具有不同的输出时钟相移PS，也即第一差分输出时钟Y相对于第一差分输入时钟A具有该输出时钟相移PS、第二差分输出时钟YN相对于第二差分输入时钟AN具本文档来自技高网...

【技术保护点】
1.一种可配置分辨率的时钟相移电路，其特征在于，所述时钟相移电路包括第一MOS管、第二MOS管构成的一组差分对管，以及第三MOS管和第四MOS管构成的另一组差分对管；所述第一MOS管和所述第二MOS管的源端相连并连接第一电流模块的输出端，所述第一MOS管的栅端输入第一差分输入时钟，所述第二MOS管的栅端输入第二差分输入时钟，所述第一差分输入时钟和所述第二差分输入时钟构成第一差分输入时钟对；所述第三MOS管和所述第四MOS管的源端相连并连接第二电流模块的输出端，所述第四MOS管的栅端输入第三差分输入时钟，所述第三MOS管的栅端输入第四差分输入时钟，所述第三差分输入时钟和所述第四差分输入时钟构成与所述第一差分输入时钟对具有预定相位差的第二差分输入时钟对，所述第三差分输入时钟与所述第一差分输入时钟之间间隔预定相位差且所述第四差分输入时钟与所述第二差分输入时钟之间间隔所述预定相位差；/n所述第一MOS管和所述第四MOS管的漏端相连并连接第五NMOS管的漏端，所述第五NMOS管的源端接地；所述第二MOS管和所述第三MOS管的漏端相连并连接第六NMOS管的漏端，所述第六NMOS管的源端接地；所述第五NMOS管和所述第六NMOS管的栅端相连并连接至偏置电源端，所述第五NMOS管和所述第六NMOS管在偏置电源的作用下分别提供相同的下拉电流；/n所述第一电流模块具有输出n级大小不同的第一电流的功能，所述第二电流模块具有输出n级大小不同的第二电流的功能，且所述第一电流和所述第二电流的总和始终与所述下拉电流相等；/n所述第六NMOS管的漏端输出第一差分输出时钟，所述第五NMOS管的漏端输出第二差分输出时钟，所述第一差分输出时钟和所述第二差分输出时钟构成一组相对于所述第一差分输入时钟对具有输出时钟相移的差分输出时钟对，所述第一差分输出时钟相对于所述第一差分输入时钟具有所述输出时钟相移，所述第二差分输出时钟相对于所述第二差分输入时钟具有所述输出时钟相移，所述输出时钟相移与所述第一电流的大小相对应。/n...

【技术特征摘要】
1.一种可配置分辨率的时钟相移电路，其特征在于，所述时钟相移电路包括第一MOS管、第二MOS管构成的一组差分对管，以及第三MOS管和第四MOS管构成的另一组差分对管；所述第一MOS管和所述第二MOS管的源端相连并连接第一电流模块的输出端，所述第一MOS管的栅端输入第一差分输入时钟，所述第二MOS管的栅端输入第二差分输入时钟，所述第一差分输入时钟和所述第二差分输入时钟构成第一差分输入时钟对；所述第三MOS管和所述第四MOS管的源端相连并连接第二电流模块的输出端，所述第四MOS管的栅端输入第三差分输入时钟，所述第三MOS管的栅端输入第四差分输入时钟，所述第三差分输入时钟和所述第四差分输入时钟构成与所述第一差分输入时钟对具有预定相位差的第二差分输入时钟对，所述第三差分输入时钟与所述第一差分输入时钟之间间隔预定相位差且所述第四差分输入时钟与所述第二差分输入时钟之间间隔所述预定相位差；
所述第一MOS管和所述第四MOS管的漏端相连并连接第五NMOS管的漏端，所述第五NMOS管的源端接地；所述第二MOS管和所述第三MOS管的漏端相连并连接第六NMOS管的漏端，所述第六NMOS管的源端接地；所述第五NMOS管和所述第六NMOS管的栅端相连并连接至偏置电源端，所述第五NMOS管和所述第六NMOS管在偏置电源的作用下分别提供相同的下拉电流；
所述第一电流模块具有输出n级大小不同的第一电流的功能，所述第二电流模块具有输出n级大小不同的第二电流的功能，且所述第一电流...

【专利技术属性】
技术研发人员：涂波，王德龙，王兴宏，
申请(专利权)人：无锡中微亿芯有限公司，中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32