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基于可变阻值电阻的FPGA用非易失性DFF制造技术

技术编号:40831988 阅读:5 留言:0更新日期:2024-04-01 14:55
本发明专利技术涉及一种基于可变阻值电阻的FPGA用非易失性DFF。其包括:DFF功能单元体,包括锁存单元以及与所述锁存单元适配连接的可变阻值电阻单元,所述锁存单元与所述非易失性DFF的数据输入端口以及数据输出端对应连接;时序信号电路,接收工作指令信号,并基于所接收的工作指令信号配置DFF功能单元体的操作状态,其中,所配置DFF功能单元体的操作状态包括电形成操作、Reset复位操作、DFF功能、数据保存操作SET和/或数据恢复操作RES;本发明专利技术基于可变阻值电阻实现非易失性DFF,与现有CMOS工艺兼容,降低写入的时间。

【技术实现步骤摘要】

本专利技术涉及一种非易失性dff,尤其是一种基于可变阻值电阻的fpga用非易失性dff。


技术介绍

1、fpga(field programmable gate array,现场可编程逻辑门阵列)是一种硬件可编程逻辑器件,除了应用于移动通信、数据中心等领域,还广泛应用于集成电路设计中的原型验证,能够有效验证电路功能的正确性,同时加快电路设计速度。

2、对采用常规的易失性sram型的fpga,当dff(d类触发器)掉电时,存在dff内信息丢失、可靠性较低的问题,难以应用在航天航空等由于粒子干扰或者总剂量效应需要经常重启的领域。

3、目前,基于flash技术实现的非易失性dff解决了上述的难点,但是由于flash工艺需要高压器件来实现擦除和编程电路,因此,基于flash技术的fpga很难与最先进的cmos工艺兼容,尺寸很难做到40nm以下;此外,flash的写入操作需要10μs~1ms的时间,时间较长,写入效率低。。


技术实现思路

1、本专利技术的目的是克服现有技术中存在的不足,提供一种基于可变阻值电阻的fpga用非易失性dff,其基于可变阻值电阻实现非易失性dff,与现有cmos工艺兼容,降低写入的时间。

2、按照本专利技术提供的技术方案,一种基于可变阻值电阻的fpga用非易失性dff,所述非易失性dff包括:

3、dff功能单元体,包括锁存单元以及与所述锁存单元适配连接的可变阻值电阻单元,所述锁存单元与所述非易失性dff的数据输入端口以及数据输出端对应连接,其中,

4、所述锁存单元至少包括两个适配连接的锁存电路,可变阻值电阻单元至少包括两个可变阻值电阻,一锁存电路至少与一个可变阻值电阻适配连接;

5、时序信号电路,接收工作指令信号,并基于所接收的工作指令信号配置dff功能单元体的操作状态,其中,所接收的工作指令信号包括时钟信号ck、置位信号seb、成形信号fom、数据保存信号set、数据恢复信号res以及可变阻值电阻复位信号ret,所配置dff功能单元体的操作状态包括电形成操作、reset复位操作、dff功能、数据保存操作set和/或数据恢复操作res;

6、基于成形信号fom、编程电压phv以及置位信号seb,对dff功能单元体内所有的可变阻值电阻进行电形成操作,以在电形成操作后,配置所有的可变阻值电阻处于低阻态lrs状态;

7、基于数据输入端口加载的数据data、时钟信号ck、可变阻值电阻复位信号ret以及置位信号seb,依次将可变阻值电阻单元内的可变阻值电阻进行reset复位操作,以在reset复位操作后,使得可变阻值电阻单元内相应的可变阻值电阻恢复处于高阻态hrs状态;

8、dff功能单元处于dff功能时,基于时钟信号ck,采集数据输入端口加载的数据data并经数据输出端输出,且置位信号seb有效时,将数据输出端配置为置位状态;

9、基于数据保存信号set、置位信号seb以及编程电压phv,对可变阻值单元进行数据保存操作set,以在数据保存操作set后,将数据输出端的输出状态利用一可变阻值电阻存储;

10、利用可变阻值电阻单元对数据输出端的输出状态存储后,基于数据恢复信号res以及置位信号seb,对可变电阻单元进行数据恢复操作res,以在数据恢复操作res后,将相应可变阻值电阻存储数据输出端的输出状态恢复到所适配连接的锁存电路内。

11、所述锁存单元包括两个锁存电路时,以利用与数据输入端口对应连接的锁存单元形成第一级锁存,利用与数据输出端对应连接的锁存单元形成第二级锁存,其中,

12、与第一级锁存适配连接的可变阻值电阻形成第一级可变阻值电阻,与第二级锁存适配连接的可变阻值电阻形成第二级可变阻值电阻;

13、数据输出端的输出状态存储在第一级可变阻值电阻内时,在数据恢复操作res时,将第一级可变阻值电阻所存储的数据恢复到第一级锁存内;

14、数据输出端的输出状态存储在第二级可变阻值电阻内时,在数据恢复操作res时,将第二级可变阻值电阻所存储的数据恢复到第二级锁存内;

15、第一级可变阻值电阻的下电极be与第一级锁存的锁存电路适配连接,第二级可变阻值电阻的下电极be与第二级锁存的锁存电路适配连接;

16、通过高压开关s1,配置第一级可变阻值电阻的上电极te与编程电压phv间的连接状态;

17、通过高压开关s2,配置第二级可变阻值电阻的上电极te与编程电压phv间的连接状态;

18、在电形成操作时,编程电压phv处于第一编程电压;

19、在数据保存操作set时,编程电压phv处于第二编程电压,其中,第二编程电压的电压值大于第一编程电压的电压值。

20、基于成形信号fom、数据恢复信号res、数据保存信号set、可变阻值电阻复位信号ret以及数据输出端的输出状态,在时序信号电路内生成高压开关第一控制信号k0以及高压开关第二控制信号k1,其中,

21、基于高压开关第一控制信号k0,控制高压开关s1导通时,第一级可变阻值电阻的上电极te与编程电压phv连接;

22、基于高压开关第二控制信号k1,控制高压开关s2导通时,第二级可变阻值电阻的上电极te与编程电压phv连接;

23、数据保存操作set时,高压开关第一控制信号k0与高压开关第二控制信号k1互为反相。

24、对高压开关s1,包括pmos管p0、pmos管p1以及pmos管p2,其中,

25、pmos管p0的漏极端、pmos管p1的漏极端以及pmos管p2的漏极端相互连接,以形成power_in端;

26、pmos管p0的栅极端与pmos管p1的源极端、nmos管n5的漏极端以及pmos管p2的栅极端连接;

27、pmos管p0的源极端与nmos管n4的漏极端、pmos管p1的栅极端连接,nmos管n4的源极端以及nmos管n5的源极端均接地;

28、nmos管n4的栅极端与反相器inv6的输入端连接,并形成高压开关的控制端;

29、反相器inv6的输出端与nmos管n5的栅极端连接,利用pmos管p2的源极端形成power_out端;

30、高压开关s1通过power_in端与编程电压phv连接,高压开关s1通过power_out端连接可变阻值电阻的上电极te,

31、高压开关第一控制信号k0加载到高压开关的控制端。

32、所述第一级锁存的锁存电路包括nmos管n0、与非门nand0、nmos管n1以及反相器inv0,其中,

33、nmos管n0的漏极端与数据输入端口连接,nmos管n0的栅极端接收时序信号电路生成的时钟控制信号ck_a,nmos管n0的源极端连接与非门nand0的一输入端、第一级可变阻值电阻的下电极以及nmos管n1的漏极端连接;

34、与本文档来自技高网...

【技术保护点】

1.一种基于可变阻值电阻的FPGA用非易失性DFF,其特征是,所述非易失性DFF包括:

2.根据权利要求1所述的基于可变阻值电阻的FPGA用非易失性DFF,其特征是:所述锁存单元包括两个锁存电路时,以利用与数据输入端口对应连接的锁存单元形成第一级锁存,利用与数据输出端对应连接的锁存单元形成第二级锁存,其中,

3.根据权利要求2所述的基于可变阻值电阻的FPGA用非易失性DFF,其特征是:基于成形信号FOM、数据恢复信号RES、数据保存信号SET、可变阻值电阻复位信号RET以及数据输出端的输出状态,在时序信号电路内生成高压开关第一控制信号K0以及高压开关第二控制信号K1,其中,

4.根据权利要求3所述的基于可变阻值电阻的FPGA用非易失性DFF,其特征是,对高压开关S1,包括PMOS管P0、PMOS管P1以及PMOS管P2,其中,

5.根据权利要求2所述的基于可变阻值电阻的FPGA用非易失性DFF,其特征是:所述第一级锁存的锁存电路包括NMOS管N0、与非门NAND0、NMOS管N1以及反相器INV0,其中,

6.根据权利要求4所述的基于可变阻值电阻的FPGA用非易失性DFF,其特征是:所述第二级锁存的锁存电路包括NMOS管N2、与非门NAND1、NMOS管N3以及反相器INV1,其中,

7.根据权利要求6所述的基于可变阻值电阻的FPGA用非易失性DFF,其特征是:所述时序信号电路包括时钟控制信号生成电路,其中,

8.根据权利要求3所述的基于可变阻值电阻的FPGA用非易失性DFF,其特征是:在时序信号电路内包括高压开关控制信号生成电路,其中,

9.根据权利要求1至8任一项所述的基于可变阻值电阻的FPGA用非易失性DFF,其特征是:所述可变阻值电阻呈MIM结构,包括:

10.根据权利要求1至8任一项所述的基于可变阻值电阻的FPGA用非易失性DFF,其特征是,所述非易失性DFF应用于FPGA内时,所有的非易失性DFF均接收相同的时钟信号CK、置位信号SEB、成形信号FOM、数据保存信号SET、数据恢复信号RES以及可变阻值电阻复位信号RET;

...

【技术特征摘要】

1.一种基于可变阻值电阻的fpga用非易失性dff,其特征是,所述非易失性dff包括:

2.根据权利要求1所述的基于可变阻值电阻的fpga用非易失性dff,其特征是:所述锁存单元包括两个锁存电路时,以利用与数据输入端口对应连接的锁存单元形成第一级锁存,利用与数据输出端对应连接的锁存单元形成第二级锁存,其中,

3.根据权利要求2所述的基于可变阻值电阻的fpga用非易失性dff,其特征是:基于成形信号fom、数据恢复信号res、数据保存信号set、可变阻值电阻复位信号ret以及数据输出端的输出状态,在时序信号电路内生成高压开关第一控制信号k0以及高压开关第二控制信号k1,其中,

4.根据权利要求3所述的基于可变阻值电阻的fpga用非易失性dff,其特征是,对高压开关s1,包括pmos管p0、pmos管p1以及pmos管p2,其中,

5.根据权利要求2所述的基于可变阻值电阻的fpga用非易失性dff,其特征是:所述第一级锁存的锁存电路包括nmos管n0、与非门nand0、nmos管...

【专利技术属性】
技术研发人员:曹正州单悦尔谢达徐玉婷张艳飞
申请(专利权)人:无锡中微亿芯有限公司
类型:发明
国别省市:

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