一种基于相位补偿的窄脉冲精密时延同步方法及装置制造方法及图纸

本发明专利技术公开了一种基于相位补偿的窄脉冲精密时延同步方法及装置，涉及精密加工、医疗、科研等技术领域。该方法包括：对输入的窄脉冲信号进行处理，得到同步控制信号和脉冲同步时钟；将本地时钟和脉冲同步时钟输入时钟发生器，产生脉冲跟随输出时钟和本地倍频输出时钟；本地倍频输出时钟输入IDELAY控制，产生脉冲跟随输出时钟输入进位链，然后输出进入内部IDELAY资源，用于对输入的窄脉冲和产生的跟随时钟进行精密时钟同步控制；通过上面产生的同步时钟进行时钟转换，产生所需要的输出时钟。再利用FPGA内部资源实现对输出时钟进行延时控制、输出时钟的脉宽控制、不同时钟选择输出。

A precise time delay synchronization method and device of narrow pulse based on phase compensation

【技术实现步骤摘要】
一种基于相位补偿的窄脉冲精密时延同步方法及装置
本专利技术涉及精密加工、医疗、科研等
，特别是涉及一种激光脉冲精密延时同步控制方法。
技术介绍
在激光器精密控制和激光核物理、等离子体物理学、电力放电等领域所涉及的超快现象、大型精密物理实验中，由于受到各分系统固有时延、信号传输线缆长度有微小的差异影响，造成多路触发信号存在延时，无法同步到达。而该类实验研究的一个重要特征是时域上常常对各路信号的触发时间有严格要求，这就需要采用延时同步控制装置在触发信号在进入各路系统之前，根据各路系统其自身的固有时延做出预先延迟。其中，延时精度是延时同步机制最重要的技术指标，这就要求对各分系统的动作时序进行精确的同步控制。一般来说，实现延时方式分为专用和通用两大类。专用的延迟单元采用模拟器件实现，特点是延迟精度高，可以达到10ps级别，但是动态范围较小(小于50ns)；而通用数字延迟单元一般采用可编程逻辑器件实现，利用计数器可实现较大的延时动态范围，但缺点是受器件工作频率限制，精度较低(一般5ns)。同时，由于计数器是在外触发信号到来时开始计数，但外触发信号与本地时钟之间的相位关系是随机的，最大抖动值接近1个时钟周期，而计数延时输出与时钟的相位关系是确定的，使得延时输出与外触发信号存在较大抖动。并且，输入的信号经过逻辑电路处理后有一定的时延，使得外触发信号和输出信号延时比较大。
技术实现思路
为了克服上述现有技术的不足，本专利技术提供了一种基于相位补偿的窄脉冲精密时延同步方法及装置。所述方法通过窄脉冲控制单元对窄脉冲进行同步信号控制，另外利用PLL产生同步时钟，然后采用IDELAY和进位链对输入的脉冲和产生的时钟进行精密同步控制。通过延时同步脉冲控制单元，实现了脉冲延时输出和脉宽的控制。通过本专利技术所有的设计都集成在一片FPGA中，电路简单可靠，集成度高，功耗小。为达到上述目的，本专利技术提供一种基于相位补偿的窄脉冲精密时延同步方法及装置。一种基于相位补偿的窄脉冲精密时延同步方法，所述方法在一片FPGA种实现，包括对输入的窄脉冲信号进行处理，得到同步控制信号和脉冲同步控制时钟；通过将本地时钟和脉冲同步时钟输入时钟发生器，产生脉冲跟随输出时钟和本地倍频输出时钟；采用本地倍频输出时钟输入IDELAY控制，将产生脉冲跟随输出时钟输入进位链，然后输出进入内部IDELAY资源，用于对输入的窄脉冲和产生的跟随时钟进行精密时钟同步控制。通过上面产生的同步时钟进行时钟转换，产生所需要的输出时钟；另外，通过利用FPGA内部资源实现的延时链对输出时钟进行延时控制，通过利用FPGA内部资源实现的脉宽链实现对输出时钟的脉宽控制，通过FPGA的不同IO接口实现不同时钟选择输出；频率设置值、延时设置值和脉宽设置值分别通过相应的寄存器进行设置；通过FPGA内部资源产生通信总线，实现上述寄存器的配置，从而产生所需要的各种延时同步时钟。可选地，所述时钟发生器为PLL，其内部设置为最小输出Jitter模式。另外，根据上述的精密时延同步的方法，本专利技术还提出一种基于相位补偿的窄脉冲精密时延同步装置；所述装置包括：用于对输入的窄脉冲进行同步信号上报的窄脉冲控制单元；用于对窄脉冲时钟进行跟随输出和本地时钟倍频输出的时钟发生器；用于对输入脉冲和产生的时钟进行精密时钟同步控制的输入同步控制单元；用于产生不同频率、不同输出延时、不同脉宽的时钟的延时同步脉冲控制单元；用于选择不同的脉冲输出的脉冲输出控制单元；用于设置频率值的频率控制单元；用于设置延时值的Td控制单元；以及，用于设置脉宽值的Tw控制单元；所述频率控制单元、Td控制单元和Tw控制单元分别与所述延时同步脉冲控制单元电连接；所述输入同步控制单元由IDELAY和进位链组成；所述延时同步脉冲控制单元，由时钟转换器、延时链和计数链组成；所述窄脉冲控制单元、输入同步控制单元、延时同步控制单元、脉冲输出控制单元顺序电连接；所述窄脉冲控制单元、时钟发生器、输入同步控制单元依次电连接；频率控制单元、Td控制单元和Tw控制单元相应电连接到控制信息输入单元。可选地，所述装置还包括控制信息输入单元，所述控制信息输入单元对频率控制单元、Td控制单元和Tw控制单元进行控制。可选地，所述窄脉冲控制单元，其同步信号上报包括脉冲触发、多重相位触发器触发采样和ADC采样同步上报方式。可选地，所述时钟发生器还包括PLL输入的本地时钟是高精度的晶振，PLL大于等于一个。可选地，所述时钟发生器还包括PLL输入的本地时钟是高精度的200MLVDS差分时钟，输出的时钟为500M。可选地，所述频率控制单元、Td控制单元、Tw控制单元和脉冲输出控制单元还包括但不限于单通道的延时脉冲信息控制，可以控制多通道脉冲设置信息。可选地，所述脉冲输出控制单元还包括输出的脉冲用来选择激光脉冲，可以是同频的脉冲，也可以是降频的脉冲。可选地，所述延时同步脉冲控制单元，还包括时钟转换单元、延时链和脉宽链。其中所述的延时链包括IDELAY链、进位链、触发器链和计数链的方式实现的延时链。综上所述，由于采用了上述技术方案，本专利技术的有益效果是：本专利技术对输入的窄脉冲进行同步控制和跟随，利用FPGA内部资源，实现对输出脉冲延时、脉宽和频率进行控制，达到各种场景应用的目的。所有的设计都集成在一片FPGA中，电路简单可靠，集成度高，功耗小。附图说明图1为本专利技术的窄脉冲精密时延同步原理框图。图2为本专利技术的窄脉冲精密时延同步装置的结构示意图。图3为本专利技术的进位链逻辑电路设计框图。图4为本专利技术的多级链路时延时序图。具体实施方式本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。以下结合附图，对本专利技术上述的和另外的技术特征和优点进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术的部分实施例，而不是全部实施例。为了克服上述现有技术的不足，本专利技术提供了一种基于相位补偿的窄脉冲精密时延同步方法及装置。通过窄脉冲控制单元对窄脉冲进行同步信号控制，另外利用PLL产生同步时钟，然后采用IDELAY和进位链对输入的脉冲和产生的时钟进行精密同步控制。通过延时同步脉冲控制单元，实现了脉冲延时输出和脉宽的控制。本专利技术所有的设计都集成在一片FPGA中，电路简单可靠，集成度高，功耗小。一种基于相位补偿的窄脉冲精密时延同步方法，所述方法在一片FPGA种实现，包括对输入的窄脉冲信号进行处理，得到同步控制信号和脉冲同步控制时钟；通过将本地时钟和脉冲同步时钟输入时钟发生器，产生脉冲跟随输出时钟和本地倍频输出时钟；采用本地倍频输出时钟输入IDELAY控制，将产生脉冲跟随输出时钟输入进位链，然后输出进入内部IDELAY资源，用于对输入的窄脉冲和产生的跟随时钟进行精本文档来自技高网...

【技术保护点】
1.一种基于相位补偿的窄脉冲精密时延同步方法，其特征在于，所述方法在一片FPGA中实现，包括：/n对输入的窄脉冲信号进行处理，得到同步控制信号和脉冲同步时钟；/n通过将本地时钟和脉冲同步时钟输入时钟发生器，产生脉冲跟随输出时钟和本地倍频输出时钟；/n采用本地倍频输出时钟输入IDELAY控制，产生脉冲跟随输出时钟输入进位链，然后输出进入内部IDELAY资源，用于对输入的窄脉冲和产生的跟随时钟进行精密时钟同步控制；/n通过上面产生的同步时钟进行时钟转换，产生所需要的输出时钟；另外，通过利用FPGA内部资源实现的时钟转换产生不同频率的时钟，通过利用FPGA内部资源实现的延时链对输出时钟进行延时控制，通过利用FPGA内部资源实现的脉宽链实现对输出时钟的脉宽控制，通过FPGA的不同IO接口实现不同时钟选择输出；频率设置值、延时设置值和脉宽设置值分别通过相应的寄存器进行设置；/n通过FPGA内部资源产生通信总线，实现上述寄存器的配置，从而产生所需要的各种延时同步时钟。/n

【技术特征摘要】
1.一种基于相位补偿的窄脉冲精密时延同步方法，其特征在于，所述方法在一片FPGA中实现，包括：
对输入的窄脉冲信号进行处理，得到同步控制信号和脉冲同步时钟；
通过将本地时钟和脉冲同步时钟输入时钟发生器，产生脉冲跟随输出时钟和本地倍频输出时钟；
采用本地倍频输出时钟输入IDELAY控制，产生脉冲跟随输出时钟输入进位链，然后输出进入内部IDELAY资源，用于对输入的窄脉冲和产生的跟随时钟进行精密时钟同步控制；
通过上面产生的同步时钟进行时钟转换，产生所需要的输出时钟；另外，通过利用FPGA内部资源实现的时钟转换产生不同频率的时钟，通过利用FPGA内部资源实现的延时链对输出时钟进行延时控制，通过利用FPGA内部资源实现的脉宽链实现对输出时钟的脉宽控制，通过FPGA的不同IO接口实现不同时钟选择输出；频率设置值、延时设置值和脉宽设置值分别通过相应的寄存器进行设置；
通过FPGA内部资源产生通信总线，实现上述寄存器的配置，从而产生所需要的各种延时同步时钟。


2.根据权利要求1所述的一种基于相位补偿的窄脉冲精密时延同步方法，其特征在于，所述时钟发生器为PLL，其内部设置为最小输出Jitter模式。


3.一种基于相位补偿的窄脉冲精密时延同步装置，其特征在于，包括:
用于对输入的窄脉冲进行同步信号上报的窄脉冲控制单元；
用于对窄脉冲时钟进行跟随输出和本地时钟倍频输出的时钟发生器；
用于对输入脉冲和产生的时钟进行精密时钟同步控制的输入同步控制单元；
用于产生不同频率、不同输出延时、不同脉宽的时钟的延时同步脉冲控制单元；
用于选择不同的脉冲输出的脉冲输出控制单元；
用于设置频率值的频率控制单元；
用于设置延时值的Td控制单元；以及，
用于设置脉宽值的Tw控制单元；
所述频率控制单元、Td控制单元和Tw控制单元分别与所述延时同步脉冲控制单元电连接；
所述输入同步控制单元由IDELAY和进位链组...

【专利技术属性】
技术研发人员：周辉，
申请(专利权)人：杭州奕力科技有限公司，
类型：发明
国别省市：浙江;33