超结半导体器件及其制造方法技术

本发明专利技术涉及一种超结半导体器件及其制造方法。所述制造方法在衬底上形成第一外延层并在其中形成了多个第一柱体，然后再形成第二外延层，并在第二外延层中形成与各个所述第一柱体一一对应的体区，每个体区与对应的第一柱体电接触。第一柱体及与其电接触的体区可以作为超结半导体器件的第二导电类型柱，而与第二导电类型柱邻接的第一外延层部分和第二外延层部分可以作为第一导电类型柱，该方法可以降低超级结的制造难度。进一步的，第一外延层中还可形成浮空的第二柱体，在器件截止操作中可以减缓耗尽速度，使米勒电容的变化变缓，从而降低辐射噪声。

【技术实现步骤摘要】
超结半导体器件及其制造方法
本专利技术涉及半导体
，尤其涉及一种超结半导体器件及其制造方法。
技术介绍
基于超级结技术的功率半导体器件已在中高压开关转换器领域被广泛采用，相比传统的耐压结构，超级结构的功率半导体器件利用了交替排列的pn区域(即p柱和n柱)相互耗尽而形成的电荷平衡，使得电场强度在穿越超结时基本保持不变。以具有超结结构的VDMOS(VerticalDouble-diffusedMetalOxideSemiconductor，垂直双扩散金属氧化物半导体)器件为例，应用上述特性，可以在不折损器件耐压能力的情况下，使n漂移区的掺杂浓度提高一个数量级，也即，使漂移区的电阻率更低，从而器件同时可以实现较低的导通电阻。为了进一步增大器件耐压能力，通常会采用减小超结结构的单元(pitch)尺寸以及提高超结结构深度的方法。但是，提高超结结构深度会增大p柱的深宽比，增加器件制造难度和制造成本，而缩小超结结构的单元尺寸需要减小p柱和n柱的宽度，但是，这导致在器件开关过程中，p柱和n柱在很短时间内就会完全耗尽，导致器件的米勒电容(Cgd)会在某一漏源电压下出现一个急剧的下降，极易造成漏源电压震荡而产生较为严重的辐射噪声(EMI)。因此，仍需要改进现有工艺及设计，以解决现有超结半导体器件存在的上述问题。
技术实现思路
本专利技术提供一种超结半导体器件的制造方法，可以在确保器件耐压能力的同时，降低器件制造难度和制造成本，在此基础上，通过优化设计，能够降低辐射噪声。本专利技术还提供一种超结半导体器件。一方面，本专利技术提供一种超结半导体器件的制造方法，包括以下步骤：在衬底上形成第一外延层，所述衬底和所述第一外延层均为第一导电类型掺杂；在所述第一外延层中形成多个第一柱体，所述第一柱体为第二导电类型掺杂，且顶端位于所述第一外延层的上表面，底端位于所述第一外延层内；在所述第一外延层和所述第一柱体上形成第二外延层，所述第二外延层为第一导电类型掺杂；以及在所述第二外延层选择性注入第二导电类型离子，以在所述第二外延层内形成与各个所述第一柱体一一对应的体区，每个所述体区与对应的所述第一柱体电接触。可选的，在形成所述第二外延层之前，还在所述第一外延层中形成第二柱体，所述第二柱体设置于相邻的两个所述第一柱体之间且中间间隔有所述第一外延层，所述第二柱体为第二导电类型掺杂；所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态。可选的，在形成所述体区后，所述制造方法还包括：在所述第二外延层上依次形成栅极氧化层和栅极材料层；刻蚀所述栅极材料层以形成若干栅极单元，每个所述栅极单元在沿平行于所述衬底表面的平面方向与相邻两个所述体区交叠；以及执行离子注入，在所述体区上部形成第一导电类型掺杂的源区。可选的，所述制造方法还包括：在所述衬底的背面形成漏极金属层，其中，所述第二柱体位于所述栅极单元和所述漏极金属层相对的区域内。可选的，形成所述第一柱体的方法包括：执行刻蚀工艺，在所述第一外延层中形成多个沟槽，所述沟槽从所述第一外延层的上表面朝所述衬底延伸预设距离，所述预设距离小于所述第一外延层的厚度；执行沟槽填充工艺，在所述沟槽内生长第二导电类型掺杂的材料以得到所述第一柱体，所述第一柱体的上表面与所述第一外延层的上表面齐平。一个方面，本专利技术提供一种超结半导体器件，包括：衬底和位于所述衬底上的第一外延层，所述衬底和所述第一外延层均为第一导电类型掺杂；设置于所述第一外延层中的多个第一柱体，所述第一柱体的顶端位于所述第一外延层的上表面，底端位于所述第一外延层内，所述第一柱体为第二导电类型掺杂；以及设置于所述第一外延层和所述第一柱体上的第二外延层，所述第二外延层为第一导电类型掺杂，所述第二外延层中形成有与各个所述第一柱体一一对应的体区，所述体区从所述第二外延层上表面延伸至内部并与对应的所述第一柱体电接触，所述体区为第二导电类型掺杂。可选的，所述超结半导体器件还包括：设置于所述第二外延层上的栅极氧化层和位于所述栅极氧化层上的若干栅极单元，每个所述栅极单元在沿平行于所述衬底表面的平面方向与相邻两个所述体区交叠；源区，具有第一导电类型掺杂，设置于所述体区上部；以及漏极金属层，设置于所述衬底背面。可选的，还包括设置于所述第一外延层中的第二柱体，所述第二柱体设置于相邻的两个所述第一柱体之间且中间间隔有所述第一外延层，所述第二柱体为第二导电类型掺杂；所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态。可选的，所述第一外延层的厚度大于所述第二外延层的厚度。可选的，所述第一导电类型为n型，所述第二导电类型为p型。本专利技术的超结半导体器件的制造方法进行了两次外延层生长，其中在第一外延层中形成了第一柱体，而在第二外延层形成后通过离子注入形成与所述第一柱体电接触的体区。所述第一柱体及与其电接触的体区可以作为超结半导体器件的第二导电类型柱(例如p柱或p型薄层)，而与所述第一柱体及其对应体区邻接的第一外延层部分和第二外延层部分可以作为超结半导体器件的第一导电类型柱(例如n柱或n型薄层)，从而形成了超级结。相较于直接在全部外延层中形成导电柱体的方法可以降低导电柱的制作难度，进而有助于降低制造成本。进一步的，在第一外延层中还可形成设置于相邻两个第一柱体之间的第二柱体，所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态。相较于每个第二导电类型柱体都连接至体区的结构，在器件反向阻断时，利用本方法获得的第一导电类型柱和第二导电类型柱耗尽需要经过浮空的第二柱体，可以减缓耗尽速度，使米勒电容(Cgd)的变化变缓，突变减小甚至不发生突变，从而降低辐射噪声。本专利技术提供的超结半导体器件包括衬底以及位于衬底上的第一外延层和第二外延层，其中，第一外延层中设置的第一柱体与第二外延层中设置的对应的体区可以作为超级结的第二导电类型柱(例如p柱或p型薄层)，而与所述第一柱体及对应体区邻接的第一外延层部分和第二外延层部分可以作为超级结的第一导电类型柱(例如n柱或n型薄层)。相较于在整个外延层中挖槽形成导电柱体的方式，本实施例的超结半导体器件对导电柱体的制造能力要求不高，成本较低，且能够达到基本相当的耐压能力。此外，第一外延层中还可包括设置于相邻两个第一柱体之间的第二柱体，所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态，即未与任何电极连接，而是浮空设置在漂移区中。在器件反向阻断时，上述第一导电类型柱和第二导电类型柱耗尽需要经过浮空的第二柱体，可以减缓耗尽速度，使米勒电容的变化变缓，突变减小甚至不发生突变，从而降低辐射噪声。附图说明图1(a)和图1(b)是一种超结半导体器件在不同漏源电压下反向耗尽区的模拟示意图。图2是一种超结半导体器件的米勒电容随漏源电压变化的示意图。图3是本专利技术实施例的超结半导体器件的制造方法的流程示意图。图4至图9是本专利技术一实施例的超结半本文档来自技高网...

【技术保护点】
1.一种超结半导体器件的制造方法，其特征在于，包括：/n在衬底上形成第一外延层，所述衬底和所述第一外延层均为第一导电类型掺杂；/n在所述第一外延层中形成多个第一柱体，所述第一柱体为第二导电类型掺杂，且顶端位于所述第一外延层的上表面，底端位于所述第一外延层内；/n在所述第一外延层和所述第一柱体上形成第二外延层，所述第二外延层为第一导电类型掺杂；以及/n在所述第二外延层选择性注入第二导电类型离子，以在所述第二外延层内形成与各个所述第一柱体一一对应的体区，每个所述体区与对应的所述第一柱体电接触。/n

【技术特征摘要】
1.一种超结半导体器件的制造方法，其特征在于，包括：
在衬底上形成第一外延层，所述衬底和所述第一外延层均为第一导电类型掺杂；
在所述第一外延层中形成多个第一柱体，所述第一柱体为第二导电类型掺杂，且顶端位于所述第一外延层的上表面，底端位于所述第一外延层内；
在所述第一外延层和所述第一柱体上形成第二外延层，所述第二外延层为第一导电类型掺杂；以及
在所述第二外延层选择性注入第二导电类型离子，以在所述第二外延层内形成与各个所述第一柱体一一对应的体区，每个所述体区与对应的所述第一柱体电接触。


2.如权利要求1所述的制造方法，其特征在于，在形成所述第二外延层之前，还在所述第一外延层中形成第二柱体，所述第二柱体设置于相邻的两个所述第一柱体之间且中间间隔有所述第一外延层，所述第二柱体为第二导电类型掺杂；所述第二外延层覆盖所述第二柱体顶端，所述第二柱体为浮空状态。


3.如权利要求2所述的制造方法，其特征在于，在形成所述体区后，还包括：
在所述第二外延层上依次形成栅极氧化层和栅极材料层；
刻蚀所述栅极材料层以形成若干栅极单元，各个所述栅极单元在沿平行于所述衬底表面的平面方向与相邻两个所述体区交叠；以及
执行离子注入，在所述体区上部形成第一导电类型掺杂的源区。


4.如权利要求3所述的制造方法，其特征在于，还包括：
在所述衬底的背面形成漏极金属层，其中，所述第二柱体位于所述栅极单元和所述漏极金属层相对的区域内。


5.如权利要求1至4任一项所述的制造方法，其特征在于，形成所述第一柱体的方法包括：
执行刻蚀工艺，在所述第一外延层中形成多个沟槽，所述沟槽从所述第一外延层的上表面朝所述衬底延伸预设距离，所述预设距离小于所述第...

【专利技术属性】
技术研发人员：袁家贵，何云，罗顶，管浩，
申请(专利权)人：中芯集成电路制造绍兴有限公司，
类型：发明
国别省市：浙江;33