金属线自对准二次成型工艺方法技术

本发明专利技术提供了一种金属线自对准二次成型工艺方法，包括：提供一半导体衬底，且在所述半导体衬底上生长复合膜层，所述复合膜层从下至上依次包括层间介质层、第一硬掩膜层、刻蚀停止层、芯核牺牲层以及第二硬掩膜层，其中所述刻蚀停止层包括碳掺杂的氮化硅，且其碳掺杂浓度大于40％；图形化所述第二硬掩膜层和芯核牺牲层；在图形化的芯核牺牲层的侧壁上生长侧墙；除去图形化的芯核牺牲层；刻蚀所述刻蚀停止层、第一硬掩膜层和层间介质层，形成沟槽，并在所述沟槽中填充金属材料形成金属线。即通过增加碳掺杂的氮化硅中的碳掺杂浓度至40％以上，有效地提高了复合膜层抗高温和抗刻蚀的能力，防止膜层剥离和图形倒塌，进而避免金属线变形。

【技术实现步骤摘要】
金属线自对准二次成型工艺方法
本专利技术涉及半导体领域，尤其涉及一种金属线自对准二次成型工艺方法。
技术介绍
集成电路设计尺寸小于40nm以后，自对准二次成型工艺被专利技术并使用。而19nmNAND技术中后段金属线最小线宽仅为26nm，原有的金属线自对准二次成型工艺方法存在明显的金属线变形现象。分析原因为：一次成型中使用的氮化硅薄膜(作为刻蚀停止层)在530℃高温下发生膜质变化，在干刻和湿刻后发生严重的底切而导致薄膜剥离和图形倒塌，从而影响到二次成型后的用于填充金属线的沟槽图形，因此会使最终形成的金属线变形。
技术实现思路
本专利技术的目的在于提供一种金属线自对准二次成型工艺方法，以解决金属线自对准二次成型工艺方法中因膜层剥离导致侧墙图形倒塌问题。为了实现上述目的，本专利技术提供了一种金属线自对准二次成型工艺方法，包括：步骤S1：提供一半导体衬底，且在所述半导体衬底上生长复合膜层，所述复合膜层从下至上依次包括层间介质层、第一硬掩膜层、刻蚀停止层、芯核牺牲层以及第二硬掩膜层，其中，所述刻蚀停止层包括碳掺杂的氮化本文档来自技高网...

【技术保护点】
1.一种金属线自对准二次成型工艺方法，其特征在于，包括：/n步骤S1：提供一半导体衬底，且在所述半导体衬底上生长复合膜层，所述复合膜层从下至上依次包括层间介质层、第一硬掩膜层、刻蚀停止层、芯核牺牲层以及第二硬掩膜层，其中，所述刻蚀停止层包括碳掺杂的氮化硅，且其碳掺杂浓度大于40％；/n步骤S2：图形化所述第二硬掩膜层，并以图形化的第二硬掩膜层为掩膜，刻蚀所述芯核牺牲层，形成图形化的芯核牺牲层；/n步骤S3：去除所述第二硬掩膜层，并在所述图形化的芯核牺牲层的侧壁上生长侧墙；/n步骤S4：去除图形化的芯核牺牲层；/n步骤S5：以所述侧墙为掩膜，刻蚀所述刻蚀停止层和第一硬掩膜层，形成图形化的第一硬掩...

【技术特征摘要】
1.一种金属线自对准二次成型工艺方法，其特征在于，包括：
步骤S1：提供一半导体衬底，且在所述半导体衬底上生长复合膜层，所述复合膜层从下至上依次包括层间介质层、第一硬掩膜层、刻蚀停止层、芯核牺牲层以及第二硬掩膜层，其中，所述刻蚀停止层包括碳掺杂的氮化硅，且其碳掺杂浓度大于40％；
步骤S2：图形化所述第二硬掩膜层，并以图形化的第二硬掩膜层为掩膜，刻蚀所述芯核牺牲层，形成图形化的芯核牺牲层；
步骤S3：去除所述第二硬掩膜层，并在所述图形化的芯核牺牲层的侧壁上生长侧墙；
步骤S4：去除图形化的芯核牺牲层；
步骤S5：以所述侧墙为掩膜，刻蚀所述刻蚀停止层和第一硬掩膜层，形成图形化的第一硬掩膜层；
步骤S6：去除所述侧墙和所述刻蚀停止层，且以图形化的第一硬掩膜层为掩膜刻蚀所述层间介质层，以形成相应的沟槽，并在所述沟槽中填充金属材料以形成金属线。


2.如权利要求1所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S1中，在所述半导体衬底上生长复合膜层之前，先在所述半导体衬底上形成衬底保护层，且在步骤S6中，以图形化的第一硬掩膜层为掩膜刻蚀所述层间介质层时，还刻蚀打开所述衬底保护层，以形成暴露出所述半导体衬底表面的沟槽。


3.如权利要求1所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S3中，形成所述侧墙的设备包括炉管。


4.如权利要求3所述的金属线自对准二次成型工艺方法，其特征在于，在所述步骤S3中，形成所述侧墙的工艺温...

【专利技术属性】
技术研发人员：林爱梅，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31