【技术实现步骤摘要】
用于集成电路的低电阻率互连件及其形成方法相关申请的交叉引用本申请要求2019年1月17日提交的标题为“通过合金化以增加态密度而形成的低电阻率互连件势垒(LOWRESISTIVITYINTERCONNECTBARRIERFORMEDBYALLOYINGTOINCREASEDENSITYOFSTATES)”的美国临时申请第62/793,766号以及2019年5月13日提交的美国非临时申请第16/410,787号的优先权和权益，所述申请的全部内容以引用的方式并入本文中。
本公开大体上涉及互连件及其形成方法。
技术介绍
后道工艺(Back-end-of-line，BEOL)互连件用于集成电路中以将电路的单独装置(例如晶体管)互连在一起，且用于形成芯片到封装连接。BEOL互连件包含线(或电线)和通孔(即，使线的网络彼此垂直连接的塞)。线水平地连接电路的装置，且通孔形成垂直连接。BEOL互连件的电阻包含线的电阻和通孔的电阻。对于如具有10纳米到20纳米的临界尺寸的互连件的超缩放(ultra-scaled)线宽，通...
【技术保护点】
1.一种用于集成电路的互连件，包括：/n层间介电层，具有沟槽；/n势垒层，在所述层间介电层上且覆盖所述沟槽的壁；以及/n导电金属层，在所述势垒层上和所述沟槽内部，/n其中所述势垒层包括合金，所述合金包括互连件势垒材料和掺杂元素，且/n其中所述合金的态密度比所述互连件势垒材料的态密度大至少50％。/n
【技术特征摘要】
20190117 US 62/793,766;20190513 US 16/410,7871.一种用于集成电路的互连件，包括：
层间介电层，具有沟槽；
势垒层，在所述层间介电层上且覆盖所述沟槽的壁；以及
导电金属层，在所述势垒层上和所述沟槽内部，
其中所述势垒层包括合金，所述合金包括互连件势垒材料和掺杂元素，且
其中所述合金的态密度比所述互连件势垒材料的态密度大至少50％。
2.根据权利要求1所述的用于集成电路的互连件，其中在所述合金中，所述掺杂元素间隙地和/或取代地掺杂在所述互连件势垒材料中。
3.根据权利要求1所述的用于集成电路的互连件，其中所述互连件势垒材料包括选自以下的二维导体：石墨烯、过渡金属二硫属化物、黑磷以及氮化物。
4.根据权利要求1所述的用于集成电路的互连件，其中所述势垒层的总导电率大于所述互连件势垒材料的总导电率。
5.根据权利要求1所述的用于集成电路的互连件，其中所述互连件势垒材料包括TiN，且所述掺杂元素包括选自以下的至少一种：镝、钼、铂、钯、铒、硅、硼、铌、钨、钽、铝、锆以及铪。
6.根据权利要求1所述的用于集成电路的互连件，其中所述合金的所述态密度比所述互连件势垒材料的所述态密度大1倍到10倍，且所述互连件的垂直导电率大于除在所述势垒层中仅包含所述势垒材料以外的相同互连件的垂直导电率。
7.根据权利要求1所述的用于集成电路的互连件，其中所述掺杂元素在遍及所述势垒层的整个厚度上均匀或不均匀地分布在所述互连件势垒材料中。
8.根据权利要求7所述的用于集成电路的互连件，其中所述掺杂元素更多地集中在所述互连件势垒材料的表面上。
9.一种形成用于集成电路的互连件的方法，所述方法包括：
形成潜在势垒结构的集合体，所述潜在势垒结构中的每一个包括在多个掺杂位置处且以多种潜在掺杂元素中的一种的多个掺杂量掺杂的互连件势垒材料；
计算所述集合体的所述势垒结构中的每一个的态密度；
基于所述态密度来选择掺杂元素和掺杂量；以及
沉积包括合金的势垒层，所述合金包括所述互连件势垒材料和在所选掺杂量下的所选掺杂元素，
其中所述合金的态密度比所述互连件势垒材料的态密度大至少50％。
10.根据权利要求9所述的形成用于集成电路的互连件的方法，其中计算所述态密度包括利用选自以下的至少一种仿真程序：基于第一性原理的密度泛函理论原子仿真；基于第一性原理的密度泛函理论仿真与利用机器学习模型的预测建模的组合，所述机器学习模型从掺杂有掺杂物的所述互连件势垒材料的仿真所产生的数据来训练；基于第一性原理的密度泛函理论仿真与关于所述互连件势垒材料在存在所述掺杂物的情况下的导电率的实验信息的组合；...
【专利技术属性】
技术研发人员：迦尼士·海兹，哈索诺·S·席姆卡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR
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