编码型闪存结构及数据处理方法技术

本发明专利技术公开了一种编码型闪存结构及数据处理方法，该编码型闪存结构包括：输入模块、处理模块和输出模块，处理模块包括：闪存阵列，闪存阵列包括：W×B个浮栅晶体管和B条位线，W个浮栅晶体管沿第一方向排列构成一阵列子单元，B个阵列子单元在第二方向上排列构成闪存阵列，其中B≥2，W≥2；B条位线在第二方向上相互平行设置，每条位线在第一方向上与每个阵列子单元中的W个浮栅晶体管的每个浮栅晶体管的源极和/或漏极相连。本发明专利技术的编码型闪存结构实现了在同一位线上存在多个浮栅晶体管处于工作状态，极大地提高了晶体管阵列的利用效率，从而进一步提高了闪存结构的数据处理效率。

【技术实现步骤摘要】
编码型闪存结构及数据处理方法
本专利技术涉及半导体集成电路
，具体涉及一种基于计数器辅助实现矩阵向量乘法运算的编码型闪存结构及数据处理方法。
技术介绍
在计算机科学领域中，数据处理(例如图像处理、数据降维等)可以依据半导体领域的存储器结构和基于存储器结构的运算方法来实现。例如，矩阵向量乘法运算是指输入为矩阵和向量，输出为向量的运算，可以应用于数据处理。例如，在神经网络中卷积层和全连接层中输入和权重的乘加运算能够以矩阵向量乘法的形式进行处理，因此提高矩阵向量乘法运算的效率对于神经网络应用至关重要。在实际的神经网络数据处理应用过程中，卷积层和全连接层中的输入和权重数目非常巨大，数据处理任务量巨大，若利用传统的冯诺依曼计算架构实现，则数据在搬运过程就会消耗巨大的能量和时间。为解决此问题，现有的闪存结构通过辅以加法器的数字运算实现，但该结构中在同一位线上仅有一个浮栅晶体管工作，因此该结构中的晶体管阵列利用效率不足，数据处理效率提高有限。
技术实现思路
(一)要解决的技术问题为解决现有技术中的闪存结构中浮栅晶体管本文档来自技高网...

【技术保护点】
1.一种编码型闪存结构，其特征在于，包括：/n输入模块，用于输入第一数据；/n处理模块，与所述输入模块相连，接收所述第一数据并进行处理以获取第二数据；/n输出模块，与所述处理模块相连，接收所述第二数据并输出；/n其中，所述处理模块包括：闪存阵列，所述闪存阵列包括：/nW×B个浮栅晶体管，W个浮栅晶体管沿第一方向排列构成阵列子单元，B个阵列子单元在第二方向上排列构成所述闪存阵列，其中B≥2，W≥2；/nB条位线，在第二方向上相互平行设置，B条位线中的每条位线在第一方向上与每个阵列子单元中的W个浮栅晶体管的每个浮栅晶体管的源极和/或漏极相连。/n

【技术特征摘要】
1.一种编码型闪存结构，其特征在于，包括：
输入模块，用于输入第一数据；
处理模块，与所述输入模块相连，接收所述第一数据并进行处理以获取第二数据；
输出模块，与所述处理模块相连，接收所述第二数据并输出；
其中，所述处理模块包括：闪存阵列，所述闪存阵列包括：
W×B个浮栅晶体管，W个浮栅晶体管沿第一方向排列构成阵列子单元，B个阵列子单元在第二方向上排列构成所述闪存阵列，其中B≥2，W≥2；
B条位线，在第二方向上相互平行设置，B条位线中的每条位线在第一方向上与每个阵列子单元中的W个浮栅晶体管的每个浮栅晶体管的源极和/或漏极相连。


2.根据权利要求1所述的编码型闪存结构，其特征在于，所述闪存阵列还包括：
W条字线，在第一方向上相互平行设置，每条字线在第二方向上与B个所述浮栅晶体管的栅极相连。


3.根据权利要求2所述的编码型闪存结构，其特征在于，所述输入模块包括：字线控制器，设置有W个输入端口，所述W条字线中的每条字线与所述W个输入端口中的每个输入端口一一对应相连。


4.根据权利要求1所述的编码型闪存结构，其特征在于，所述B个阵列子单元的每个阵列子单元包括：
W/2个晶体管单元组，每个晶体管单元组包括：
第一浮栅晶体管和第二浮栅晶体管，所述第一浮栅晶体管与所述第二浮栅晶体管在第一方向上相邻设置，其中，
所述第一浮栅晶体管源极与所述第二浮栅晶体管的漏极相连构成公共端，或
所述第一浮栅晶体管漏极与所述第二浮栅晶体管的源极相连构成公共端。


5.根据权利要求4所述的编码型闪存结构，其特征在于，所述闪存阵列还包括：
W/2条源线，在第一方向上相互平行设置，每条源线在第二方向上与B个所述晶体管单元组中的所述公共端相连。


6.根据权利要求1所述的编码型闪存结...

【专利技术属性】
技术研发人员：黄鹏，韩润泽，刘晓彦，康晋锋，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京;11