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本发明公开了一种编码型闪存结构及数据处理方法，该编码型闪存结构包括：输入模块、处理模块和输出模块，处理模块包括：闪存阵列，闪存阵列包括：W×B个浮栅晶体管和B条位线，W个浮栅晶体管沿第一方向排列构成一阵列子单元，B个阵列子单元在第二方向上排...
该专利属于北京大学所有，仅供学习研究参考，未经过北京大学授权不得商用。

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