存储器芯片制造技术

根据实施方式，存储器芯片具备存储单元阵列、以及第1电路。所述第1电路对所述存储单元阵列的对象区域执行使用参数读取数据的第1处理。而且，所述第1电路在所述第1处理之后，执行改变所述参数的设定值并读取所述数据的第2处理。

【技术实现步骤摘要】
存储器芯片[相关申请案]本申请案享有2019年1月10日申请的日本专利申请案编号2019-2873的优先权的利益，该日本专利申请案的全部内容引用于本申请案中。
本实施方式一般来说涉及一种存储器芯片。
技术介绍
以往，在NAND(Not-And，与非)型闪速存储器的存储器芯片装运前，实施该存储器芯片的试验。
技术实现思路
一实施方式提供一种能够简单地试验的存储器芯片。根据本实施方式，存储器芯片具备存储单元阵列、以及第1电路。所述第1电路对所述存储单元阵列的对象区域执行使用参数读取数据的第1处理。而且，所述第1电路在所述第1处理之后，执行改变所述参数的设定值并读取所述数据的第2处理。附图说明图1是表示实施方式的存储器芯片的使用形态的一例的示意性的图。图2是表示实施方式的存储器芯片的构成的一例的示意性的图。图3是表示实施方式的存储单元阵列中所包含的1个区块BLK的构成例的电路图。图4是表示采用TLC的情况下的实施方式的存储单元可取的阈值电压的一例的图。图5是表示实施方式的感测放大器的构成的一例的示意性的图。图6是表示实施方式的存储器芯片的试验时的状况的一例的示意性的图。图7是表示实施方式的寄存器REG中所存储的各种参数的一例的示意性的图。图8是表示实施方式的存储着多个参数集的用户ROM的示意性的图。图9是用来说明实施方式的存储单元阵列中所存储的数据的示意性的图。图10是用来说明实施方式的存储器芯片的试验的顺序的一例的序列图。图11是说明实施方式的存储器芯片执行的试验动作的一系列的顺序的一例的流程图。具体实施方式以下，参照随附附图，对实施方式的存储器芯片详细地进行说明。此外，并不由该实施方式限定本专利技术。(实施方式)实施方式的存储器芯片能够与存储器控制器一起构成存储器系统。图1是表示将实施方式的存储器芯片安装在存储器系统的形态的一例的示意性的图。此处，作为存储器系统的一例，列举SSD(SolidStateDrive，固态驱动器)进行说明。此外，实施方式的存储器系统也可安装在SSD以外的存储器系统。如图1所示，SSD100与个人计算机等主机装置200连接，作为主机装置200的外部存储装置发挥功能。作为将SSD100与主机装置200连接的通信接口所依据的标准，能够采用SATA(SerialAdvancedTechnologyAttachment，串行高级技术附件)、SAS(SerialAttachedSCSI，串行连接SCSI)，PCIe(PCIExpress，PeripheralComponentInterconnectExpress，外围组件互连高速)等各种标准。SSD100具备：NAND存储器1；存储器控制器2，执行主机装置200与NAND存储器1之间的数据传送；以及作为易失性存储器的RAM(RandomAccessMemory，随机存取存储器)3，用来暂时存储存储器控制器2传送的数据。从主机装置200发送而来的数据在存储器控制器2的控制之下，暂时存储在RAM3，然后，从RAM3读取后写入至NAND存储器1。NAND存储器1具备多个(此处为4个)多芯片封装10。4个多芯片封装10利用分别不同的通道(Ch.0～Ch.3)的连接配线连接于存储器控制器2。而且，每个通道的多芯片封装相互独立地被控制。也就是说，4个多芯片封装10能够同时并行动作地连接于存储器控制器2。此外，各个通道包含I/O信号线、控制信号线、及R/B信号线。以后，存在将“信号线”缩写为“信号”的情况。控制信号包含芯片使能信号(CE)、指令锁存使能信号(CLE)、地址锁存使能信号(ALE)、写入使能信号(WE)、读取使能信号(RE)、写入保护信号(WP)、数据选通信号(DQS)。各多芯片封装10具有将多个(此处为4个)存储器芯片11a～11d利用模具树脂密封的构成。而且，在1个多芯片封装10中所包含的4个存储器芯片11a～11d中，共通连接着I/O信号线、控制信号线、及R/B信号线。此外，构成通道的配线组中的一部分或全部未必共通连接于4个存储器芯片11a～11d。此处，各多芯片封装10所具备的存储器芯片11a～11d的各者为实施方式的存储器芯片的一例。存在将存储器芯片11a～11d的各者统称而表述为存储器芯片11的情况。存储器控制器2具备主机接口控制器(主机I/F控制器)21、RAM控制器22、NAND控制器23、MPU24、以及ECC(ErrorCheckandCorrect，错误检查和纠正)电路25。主机I/F控制器21执行主机装置200之间的通信接口的控制及主机装置200与RAM3之间的数据传送的控制。RAM控制器22控制对于RAM3的数据的读取/写入。ECC电路25能够执行从存储器芯片11读取到的数据中所包含的错误，也就是失效位的校正。MPU24基于固件等计算机程序执行存储器控制器2整体的控制。MPU24例如执行逻辑地址与物理地址的对应关系的管理、碎片收集、更新、耗损平均、读取电平的设定值的改变等。此外，MPU24所执行的动作中的一部分或全部也可由不需要计算机程序的硬件电路来实现。关于读取电平将在下文叙述。NAND控制器23执行NAND存储器1与RAM3之间的数据传送的控制。NAND控制器23基于来自MPU24的读取指示/写入指示/擦除指示，对所期望的通道的多芯片封装10发送I/O信号与控制信号。该通道的多芯片封装10中所包含的存储器芯片11a～11d能够执行与所接收的信号的内容对应的动作。此外，存储器芯片11的安装的形态并不仅限定于所述例。存储器芯片11未必由多芯片封装10密封。图2是表示实施方式的存储器芯片11的构成的一例的示意性的图。如图所示，存储器芯片11具备I/O信号处理电路111、控制信号处理电路112、芯片控制电路113、指令寄存器114、地址寄存器115、状态寄存器116、存储单元阵列117、列解码器118、感测放大器119、行解码器120、及RY/BY产生电路121。感测放大器119具备数据寄存器122。此外，芯片控制电路113、感测放大器119、及行解码器120为第1电路的一例。另外，I/O信号处理电路111、控制信号处理电路112、RY/BY产生电路121为第2电路的一例。控制信号处理电路112受理各种控制信号的输入，基于所受理的控制信号，执行所述I/O信号处理电路111所受理的I/O信号的存储目的地的寄存器的分配。另外，控制信号处理电路112将所受理的控制信号传送至芯片控制电路113。芯片控制电路113是基于经由控制信号处理电路112接收的各种控制信号而状态(state)转变的状态转变电路(状态机)。芯片控制电路113基于各种控制信号对存储器芯片11整体的动作进行控制。芯片控制电路113能够产生表示动作的控制状态或动作的控制结果等的状态信息，并将状态信息存本文档来自技高网...

【技术保护点】
1.一种存储器芯片，具备/n存储单元阵列；以及/n第1电路，对所述存储单元阵列的对象区域执行使用参数读取数据的第1处理，在所述第1处理之后，执行改变所述参数的设定值并读取所述数据的第2处理。/n

【技术特征摘要】
20190110 JP 2019-0028731.一种存储器芯片，具备
存储单元阵列；以及
第1电路，对所述存储单元阵列的对象区域执行使用参数读取数据的第1处理，在所述第1处理之后，执行改变所述参数的设定值并读取所述数据的第2处理。


2.根据权利要求1所述的存储器芯片，其还具备能够连接于外部装置的第2电路，
所述第1电路根据来自所述外部装置的指令执行所述第1处理，在所述第1处理之后，不需要来自所述外部装置的进一步的指令便执行所述第2处理。


3.根据权利要求1所述的存储器芯片，其中
所述第1处理包含将所述数据的期望值与所述读取到的数据进行比较的第3处理，
所述第1电路基于所述第3处理的结果判定是否执行所述第2处理。


4.根据权利要求3所述的存储器芯片，其还具备能够连接于外部装置的第2电路，
所述存储单元阵列具备多个第1存储区域，
所述第1电路根据来自所述外部装置的指令将所述多个第1存储区域中的一个第1存储区域设定为所述对象区域并执行所述第1处理、或所述第1处理及所述第2处理，然后，不需要来自所述外部装置的进一步的指令而将所述多个第1存储区域中的与所述一个第1存储区域不同的其它第1存储区域设定为所述对象区域并执行所述第1处理、或所述第1处理及所述第2处理。


5.根据权利要求4所述的存储器芯片，其还具备第2存储区域，
所述存储单元阵列具备多个第3存储区域，
所述多个第3存储区域各自具备所述多个第1存储区域，
所述第1电路将作为所述多个第3存储区域中的一个的第4存储区域所具备的所述多个第1存储区域的各个依次设定为所述对象区域，测量与所述第2处理相关的第1数，基于所述第1数判定对所述第4存储区域的处理是否合格，将是否合格的判定的结果存储在所述第2存储区域。


6.根据权利要求5所述的存储器芯片，其中
所述第2处理包含与所述第3处理为相同的处理的第4处理，
...

【专利技术属性】
技术研发人员：荒井健一，原田佳和，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP