存储装置制造方法及图纸

本发明专利技术的实施方式提高存储装置的特性。本发明专利技术的实施方式的存储装置包含：存储单元阵列；电压产生电路，产生供给到存储单元阵列的电压；输入输出电路，接收表示存储单元阵列内的区域的地址；及控制电路，控制存储单元阵列的动作；且电压产生电路在接收地址的过程中产生电压。

Storage device

【技术实现步骤摘要】
存储装置[相关申请]本申请享有以日本专利申请2018-241544号(申请日：2018年12月25日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种存储装置。
技术介绍
关于如NAND(Not-And，与非)型闪速存储器那样的存储装置，动作的高速化及可靠性的提高等特性的提高不断推进。
技术实现思路
实施方式谋求提高存储装置的特性。实施方式的存储装置具备：存储单元阵列；电压产生电路，产生供给到所述存储单元阵列的1个以上的电压；输入输出电路，接收表示所述存储单元阵列内的区域的地址；及控制电路，控制所述存储单元阵列的动作；且所述电压产生电路是在接收所述地址的过程中，产生所述电压。附图说明图1是表示实施方式的存储器系统的一例的图。图2是表示第1实施方式的存储装置的构成例的图。图3是表示第1实施方式的存储装置的构成例的图。图4是表示第1实施方式的存储装置的构成例的图。图5是表示第1实施方式的存储装置的构成例的图。图6(a)、(b)是表示第1实施方式的存储装置的构成例的图。图7是表示第1实施方式的存储装置的动作例的图。图8是表示第1实施方式的存储装置的动作例的图。图9是表示第1实施方式的存储装置的动作例的图。图10是表示第1实施方式的存储装置的动作例的图。图11(a)、(b)是表示第1实施方式的存储装置的动作例的图。图12是表示第1实施方式的存储装置的动作例的图。图13是表示第1实施方式的存储装置的动作例的图。图14是表示第1实施方式的存储装置的动作例的图。图15是表示第1实施方式的存储装置的动作例的图。图16是表示第2实施方式的存储装置的构成例的图。图17是表示第2实施方式的存储装置的构成例的图。图18是表示第2实施方式的存储装置的动作例的图。图19是表示第3实施方式的存储装置的构成例的图。图20是表示第3实施方式的存储装置的动作例的图。图21是表示第3实施方式的存储装置的动作例的图。具体实施方式参照图1至图21对实施方式的存储装置进行说明。以下，一边参照附图，一边对本实施方式详细地进行说明。在以下说明中，对具有相同的功能及构成的要素标注相同的符号。另外，在以下各实施方式中，当标注着末尾带有用来区分的数字/英文字母的参考符号(例如字线WL或位线BL、各种电压及信号等)的构成要素即使不相互区分也可以时，使用省略了末尾的数字/英文字母的记载(参考符号)。(1)第1实施方式参照图1至图15，对第1实施方式的存储装置、存储器系统、及存储装置(或存储器系统)的控制方法进行说明。(a)构成例使用图1至图7，对第1实施方式的存储装置及存储器系统进行说明。(a1)存储器系统使用图1，对包含本实施方式的存储装置的系统进行说明。图1是包含实施方式的存储装置的系统的框图。如图1所示，系统(例如存储器系统)900包含主机装置9、控制器8及存储装置1。主机装置9是经由无线通信或有线通信等电连接于控制器8。由此，主机装置9可以与控制器8通信。主机装置9对控制器8请求对于存储装置1的数据的写入/删除、及从存储装置1的数据的读出等各种动作。控制器8基于来自主机装置9的请求，产生并发布指令CMD。控制器8在读出数据时，将读出指令CMD、动作对象的地址(以下也被称为选择地址)ADD经由配线IO发送到存储装置1。控制器8在写入数据时，将写入指令CMD、动作对象的地址ADD、及应写入的数据DT作为信号IO发送到存储装置1。控制器8将各种控制信号CNT发送到存储装置1。本实施方式的存储装置1是经由配线及端子(焊盘、连接器或引脚)电连接于控制器8。本实施方式的存储装置1例如为NAND型闪速存储器。例如，NAND型闪速存储器1包含多个芯片20。多个芯片20各自包含多个存储单元(未图示)。存储单元实质上非易失地存储数据。例如，NAND型闪速存储器1及控制器8构成存储器80。存储器80的一例为SSD(SolidStateDrive，固态驱动器)、存储卡或USB(UniversalSerialBus，通用串行总线)存储器等。(a2)闪速存储器图2是用来说明本实施方式的NAND型闪速存储器的内部构成的框图。如图2所示，NAND型闪速存储器1包含核心电路11及周边电路12。核心电路11包含多(例如16)个平面PLN(PLN0、PLN1、…、PLN15)。各平面PLN包含存储单元阵列。存储单元阵列包含多个块。各块包含多个存储单元(未图示)。各平面PLN是以块(未图示)为单位进行规定的动作。例如，各平面PLN对某一块内的一部分存储单元进行数据的写入动作、数据的读出动作。各平面PLN对块内的所有存储单元或块内的一部分存储单元进行数据的删除动作。平面PLN0～PLN15可以相互独立地进行动作，也可以同时(并行地)进行动作。各平面PLN0～PLN15的构成相同。周边电路12包含输入输出电路120、逻辑控制电路121、寄存器电路123、序列产生器124、电压产生电路125及驱动器电路126。输入输出电路120与控制器8收发信号IO(IO＜7：0＞)。输入输出电路120将信号IO内的指令CMD及地址ADD传送到寄存器电路123。输入输出电路120与核心电路11收发写入数据及读出数据(数据DAT)。逻辑控制电路121从控制器8接收信号/CE、CLE、ALE、/WE、/REn、/WP。逻辑控制电路121将信号/RB发送到控制器8。通过信号/RB，NAND型闪速存储器1的状态被通知给控制器8。芯片使能信号/CE是用来将闪速存储器1设为使能的信号。指令锁存使能信号CLE是表示信号IO为指令的信号。地址锁存使能信号ALE是表示信号IO为地址的信号。写入使能信号/WE是用来将接收到的信号撷取到闪速存储器1内的信号。读取使能信号/RE是用来使控制器8从闪速存储器1读出数据的信号。由此，闪速存储器1基于被切换(toggle)的读取使能信号/RE，将信号IO输出到控制器8。写入保护信号/WP是对NAND型闪速存储器10指示禁止数据的写入及数据的删除。就绪/忙碌信号/RB表示NAND型闪速存储器1是就绪状态(受理来自外部的命令的状态)，还是忙碌状态(不受理来自外部的命令的状态)。信号IO例如为8比特的信号(IO＜7：0＞)的集合。信号IO为在NAND型闪速存储器1与控制器8之间收发的数据的实体。信号IO包含指令CMD、地址ADD及数据DAT。数据DAT包含写入数据及读出数据。寄存器电路123保存指令CMD及地址ADD。寄存器电路123例如将地址ADD及指令CMD传送到序列产生器124。序列发生器序列产生器本文档来自技高网...

【技术保护点】
1.一种存储装置，具备：/n存储单元阵列；/n电压产生电路，产生供给到所述存储单元阵列的1个以上的电压；/n输入输出电路，接收表示所述存储单元阵列内的区域的地址；及/n控制电路，控制所述存储单元阵列的动作；/n所述电压产生电路在接收所述地址的过程中产生所述电压。/n

【技术特征摘要】
20181225 JP 2018-2415441.一种存储装置，具备：
存储单元阵列；
电压产生电路，产生供给到所述存储单元阵列的1个以上的电压；
输入输出电路，接收表示所述存储单元阵列内的区域的地址；及
控制电路，控制所述存储单元阵列的动作；
所述电压产生电路在接收所述地址的过程中产生所述电压。


2.根据权利要求1所述的存储装置，还具备设置于所述存储单元阵列内的多个块，且所述地址包含字线地址、及在所述字线地址之后被接收的块地址，
在接收所述字线地址时，对所述多个块供给所述电压，
在接收所述块地址时，基于所述块地址，停止对所述多个块中除与所述块地址对应的选择块以外的1个以上的非选择块供给所述电压。


3.根据权利要求1或2所述的存储装置，还具备通过...

【专利技术属性】
技术研发人员：菅原昭雄，半田贵也，矶村亮辅，上原一人，佐藤淳一，浅冈典央，山冈雅史，沙納德·布什納克，柴崎谦，熊崎规泰，寺田有里，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP