结型场效应晶体管制造方法技术

本发明专利技术提出一种结型场效应晶体管制造方法，包含：提供第一导电型基板、形成第二导电型沟道区、形成第一导电型场区、形成第一导电型栅极、形成第二导电型源极、形成第二导电型漏极、以及形成第二导电型轻掺杂区。其中，沟道区由第一离子注入工艺步骤所形成，且轻掺杂区通过第二离子注入工艺步骤，将第一导电型杂质，注入于部分该沟道区中所形成。

【技术实现步骤摘要】
结型场效应晶体管制造方法
本专利技术涉及一种结型场效应晶体管(junctionfieldeffecttransistor，JFET)制造方法；特别是指一种利用离子注入工艺步骤，将第一导电型杂质，注入部分第二导电型沟道区中，以调整结型场效应晶体管的夹止电压的结型场效应晶体管制造方法。
技术介绍
图1A显示一种已知JFET100的俯视示意图。图1B显示图1A中，AA’剖线的剖视示意图。如图1A与图1B所示，JFET100包含基板11、沟道区12、场区13、栅极14、源极15、漏极16、与隔绝区18。其中，基板11、场区13与栅极14的导电型为P型，而沟道区12、源极15、与漏极16的导电型为N型。请参阅图1C，显示在图1B中，沿虚线WW’的N型杂质浓度相对于位置的分布图。如图1C所示，沿虚线WW’的N型杂质浓度基本上为固定的浓度，示意沟道区12中的N型杂质大致上均匀分布。正常操作时，改变施加于栅极14的电压，可以调整沟道区12与场区13及基板11间耗尽区的宽度，使得沟道区12的沟道宽度改变，进而改变源极15与漏极16间的电阻。施加于栅极14的负电压的绝对值越大，沟道区12中的耗尽区越宽，沟道宽度越窄，源极15与漏极16间的电阻值越高。当施加于栅极14的负电压的绝对值高于一临界值时，沟道区12完全耗尽，也就是沟道被夹止(pinch-off)，此时施加于栅极的电压被称为夹止电压。当需要在同一基板上形成不同夹止电压的JFET时，需要利用多重的微影与离子注入工艺步骤，分别在不同的JFET中的沟道区，形成不同的杂质浓度，以改变夹止电压。然而，现有技术JFET所采用的调整夹止电压所需的多重工艺步骤，所需的制造成本，并不符合经济效益。因此，本专利技术就现有技术的不足，提出一种可简单调整JFET夹止电压的方法。并可在同一基板上，利用相同工艺步骤，形成不同夹止电压的JFET制造方法，可降低制造成本，并缩短制造时间。
技术实现思路
就其中一观点言，本专利技术提供了一种结型场效应晶体管(junctionfieldeffecttransistor，JFET)制造方法，包含：提供一基板，具有第一导电型，且该基板具有一上表面；以一第一离子注入工艺步骤，将第二导电型杂质，注入于该上表面下的该基板中，以形成一沟道区，该沟道区具有与该第一导电型相反的第二导电型；形成一场区于该上表面下的该沟道区中，该场区具有第一导电型；形成一栅极于该上表面下的该场区中，该栅极具有第一导电型；形成一源极于该上表面下的该沟道区中，该源极具有第二导电型，且不位于该场区中；形成一漏极于该上表面下的该沟道区中，该漏极具有第二导电型，且不位于该场区中，该漏极与该源极分别位于该场区不同侧，且不互相重叠；以及以一第二离子注入工艺步骤，将第一导电型杂质，注入于该上表面下的部分该沟道区中，以形成一轻掺杂区于该沟道区中且介于该源极与该漏极之间，该轻掺杂区具有第二导电型，且其第二导电型杂质浓度低于该沟道区的第二导电型杂质浓度。在其中一种较佳的实施型态中，该JFET制造方法还包含：形成多个隔绝区于该上表面上，分别介于该源极与该栅极、以及该栅极与该漏极之间。上述的实施例中，该隔绝区宜包括一区域氧化(localoxidationofsilicon，LOCOS)结构或一浅沟槽绝缘(shallowtrenchisolation，STI)结构。在其中一种较佳的实施型态中，该轻掺杂区完全位于该栅极正下方。在其中一种较佳的实施型态中，该轻掺杂区位于该源极与该栅极之间，且不位于该源极正下方，也不位于该栅极正下方。在其中一种较佳的实施型态中，该轻掺杂区位于该漏极与该栅极之间，且不位于该漏极正下方，也不位于该栅极正下方。以下通过具体实施例详加说明，应当更容易了解本专利技术的目的、
技术实现思路
、特点及其所实现的功效。附图说明图1A显示一种已知JFET100的俯视示意图。图1B显示图1A中，AA’剖线的剖视示意图。图1C显示N型杂质浓度相对于位置的分布图。图2A-2K显示本专利技术的第一个实施例。图3A-3K显示本专利技术的第二个实施例。图4A-4K显示本专利技术的第三个实施例。图5举例显示根据本专利技术的轻掺杂区宽度与JFET夹止电压的关系。图6A-6C举例显示现有技术JFET的不导通崩溃电压(OFFbreakdownvoltage)、阈值电压(thresholdvoltage)、与导通崩溃电压(ONbreakdownvoltage)。图7A-7C举例显示利用本专利技术JFET的不导通崩溃电压、阈值电压、与导通崩溃电压。图中符号说明11，21，31，41基板12，22，32，42沟道区13，23，33，43场区14，24，34，44栅极15，25，35，45源极16，26，36，46漏极23a，27a，43a，47c光阻层27，37，47轻掺杂区28，38，48隔绝区100，200，300，400结型场效应晶体管(JFET)211，311，411上表面具体实施方式涉及本专利技术的前述及其他
技术实现思路
、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本专利技术中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。图2A-2K显示本专利技术的第一个实施例。其中，图2A-图2J显示应用本专利技术概念的结型场效应晶体管(junctionfieldeffecttransistor，JFET)200制造方法的俯视示意图与剖视示意图；图2K显示在图2J中，沿虚线XX’的N型杂质浓度相对于位置的分布图。首先，如图2A与图2B所示，提供基板21，其导电型例如但不限于为P型，且基板21具有上表面211，如图2B中的粗实线所示意；其中图2A显示俯视示意图，图2B显示图2A中AA’切线的剖视示意图。接着如图2C与图2D所示，形成沟道区22于上表面211下的基板21中，沟道区22的导电型例如但不限于为与P型相反的N型；其中图2C示俯视示意图，图2D显示图2C中AA’切线的剖视示意图。接下来，如图2E与图2F所示，例如但不限于以微影工艺形成光阻层23a为屏蔽，定义场区23，并以离子注入工艺，将P型杂质，以加速离子的形式，如图2F中虚线箭头所示意，注入定义的区域内，而形成场区23于上表面211下的沟道区22中，而形成导电型为P型的场区23；其中图2E显示俯视示意图，图2F显示图2E中AA’切线的剖视示意图。接着，如图2G与图2H所示，例如但不限于以微影工艺形成光阻层27a为屏蔽，定义轻掺杂区27，并以离子注入工艺，将P型杂质，以加速离子的形式，如图2H中虚线箭头所示意，注入定义的区域内，以补偿沟道区22中的N型杂质，以形成轻掺杂区27于上表面211下的沟道区22中，且轻掺杂区27介于后续的工艺步骤所形成的源极25与漏极26之间，轻掺杂区27导电本文档来自技高网...

【技术保护点】
1.一种结型场效应晶体管制造方法，包含：/n提供一基板，具有第一导电型，且该基板具有一上表面；/n以一第一离子注入工艺步骤，将第二导电型杂质，注入于该上表面下的该基板中，以形成一沟道区，该沟道区具有与该第一导电型相反的第二导电型；/n形成一场区于该上表面下的该沟道区中，该场区具有第一导电型；/n形成一栅极于该上表面下的该场区中，该栅极具有第一导电型；/n形成一源极于该上表面下的该沟道区中，该源极具有第二导电型，且不位于该场区中；/n形成一漏极于该上表面下的该沟道区中，该漏极具有第二导电型，且不位于该场区中，该漏极与该源极分别位于该场区不同侧，且不互相重叠；以及/n以一第二离子注入工艺步骤，将第一导电型杂质，注入于该上表面下的部分该沟道区中，以形成一轻掺杂区于该沟道区中且介于该源极与该漏极之间，该轻掺杂区具有第二导电型，且其第二导电型杂质浓度低于该沟道区的第二导电型杂质浓度。/n

【技术特征摘要】
1.一种结型场效应晶体管制造方法，包含：
提供一基板，具有第一导电型，且该基板具有一上表面；
以一第一离子注入工艺步骤，将第二导电型杂质，注入于该上表面下的该基板中，以形成一沟道区，该沟道区具有与该第一导电型相反的第二导电型；
形成一场区于该上表面下的该沟道区中，该场区具有第一导电型；
形成一栅极于该上表面下的该场区中，该栅极具有第一导电型；
形成一源极于该上表面下的该沟道区中，该源极具有第二导电型，且不位于该场区中；
形成一漏极于该上表面下的该沟道区中，该漏极具有第二导电型，且不位于该场区中，该漏极与该源极分别位于该场区不同侧，且不互相重叠；以及
以一第二离子注入工艺步骤，将第一导电型杂质，注入于该上表面下的部分该沟道区中，以形成一轻掺杂区于该沟道区中且介于该源极与该漏极之间，该轻掺杂区具有第二导电...

【专利技术属性】
技术研发人员：黄宗义，
申请(专利权)人：立锜科技股份有限公司，
类型：发明
国别省市：中国台湾;71