一种具有接地P型区的SGT器件及其制备方法技术

本发明专利技术涉及一种具有接地P型区的SGT器件，属于功率半导体技术领域。本发明专利技术的一种具有接地P型区的SGT器件，通过引入接地P型区，形成空穴抽取通路，消除热空穴对沟槽栅氧化层的去钝化作用；接地P型区与漂移区形成的PN结在器件阻断状态下反偏，降低沟槽底部的电场峰值，减少热空穴的产生。采用本发明专利技术可以具有较大的正向电流、较小的阈值电压、较小的导通电阻等特性，并且有效解决了SGT击穿电压不稳定的可靠性问题，同时，本发明专利技术还具有屏蔽栅结构的优点。此外，本发明专利技术还涉及一种具有接地P型区的SGT器件的制备方法。

【技术实现步骤摘要】
一种具有接地P型区的SGT器件及其制备方法
本专利技术属于功率半导体
，具体涉及一种具有接地P型区的SGT器件及其制备方法。
技术介绍
功率MOSFET是多子导电器件，具有开关速度快、输入阻抗高、易驱动等优点。功率MOSFET作为电力电子系统的核心器件，业内的主要研究目标之一是实现其低功耗，功率MOSFET的功耗主要分为静态功耗和动态功耗，通常用器件的导通电阻来衡量器件的静态功耗，用栅电荷来衡量器件的动态功耗。传统的双扩散MOSFET采用双扩散技术形成体区，因此元胞宽度大，同时由于其内部JFET区的存在，使得其导通电阻较大。而槽栅MOSFET的栅极沟槽处于体区，并深入漂移区，导电沟道为纵向沟道，因此可以提高元胞密度和消除JFET区电阻，所以其导通电阻更小，但导通电阻仍然在“硅极限”以上。为了提高功率MOSFET的性能，国内外提出了超结MOSFET和SGT(Shield-gate-trench)等新型结构。超结MOSFET采用P柱与N柱互相间隔的超结结构，P柱与N柱能够完全耗尽，起到电荷补偿效应，通过这一结构，在高压功率器件领域中，导通电阻可以下降到“硅极限”以下。但是在制造低压超结MOSFET时无法避免N柱与P柱掺杂杂质的互相扩散，导致N柱的电阻率上升，这在生产过程中很难被控制，这一点在低压超结结构中是不能被接受的。而SGT结构可利用其第一层多晶层(Shield)作为“体内场板”来降低漂移区的电场，所以SGT通常具有更低的导通电阻和更高的击穿电压，广泛应用于中低压(20V-250V)的TRENCHMOS产品。虽然SGT能很好实现导通损耗和驱动损耗的折中，但由于屏蔽栅的引入，SGT存在着与时间相关的雪崩击穿的不稳定性，这已经严重影响了SGT器件的可靠性。在应力条件下，雪崩产生的热空穴使得氧化层与硅界面发生去钝化反应，器件内电场再分布，导致雪崩击穿电压随着时间的增加而先增大后减小(walkout/walkin)。当漏源击穿电压降低到低于应用电路的工作电压时，器件发生失效，影响整个系统的运行。解决SGTMOSFET的可靠性问题，是实现其大规模应用的前提条件。本专利技术提出的结构可以在SGT结构基础上有效的避免发生walkout/walkin现象，增大SGT在应用中的可靠性。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术存在的问题，提供一种具有接地P型区的SGT器件及其制备方法。为解决上述技术问题，本专利技术实施例提供一种具有接地P型区的SGT器件，包括从下至上依次层叠设置的金属化漏极、N+衬底、N-漂移区和金属化源极；所述N-漂移区中具有沟槽栅结构、第一P型掺杂区、P型重掺杂区、N+重掺杂区和第二P型掺杂区；所述沟槽栅结构包括控制栅电极、屏蔽栅电极和氧化层，控制栅电极和屏蔽栅电极上下间隔地位于所述氧化层中；第一P型掺杂区位于所述沟槽栅结构一侧的N-漂移区的顶层，P型重掺杂区和N+重掺杂区并排位于所述第一P型掺杂区的顶层，所述第一P型掺杂区和N+重掺杂区的侧面与所述氧化层的一侧接触；第二P型掺杂区位于所述沟槽栅结构另一侧的N-漂移区的顶层，第二P型掺杂区的侧面与所述氧化层的另一侧接触；第一P型掺杂区的垂直深度不超过控制栅电极的深度，第二P型掺杂区的垂直深度超过控制栅电极的深度；金属化源极与P+重掺杂区、N+重掺杂区和第二P型掺杂区接触，和控制栅电极通过所述氧化层相隔离；屏蔽栅电极和金属化源极短接；第二P型掺杂区接地，当器件正向导通时，控制栅电极接正电位，金属化漏极接正电位，金属化源极接零电位；当器件反向阻断时，控制栅电极和金属化源极短接且接零电位，金属化漏极接正电位。在上述技术方案的基础上，本专利技术还可以做如下改进。进一步的，所述氧化层为二氧化硅或者为二氧化硅和氮化硅的复合材料。进一步的，所述控制栅电极和屏蔽栅电极为多晶硅。进一步的，器件所使用的半导体材料为体硅、碳化硅、砷化镓或锗硅。为解决上述技术问题，本专利技术实施例提供了一种具有接地P型区的SGT器件的制备方法，包括以下步骤：在N+衬底上形成N-漂移区；采用光刻工艺在所述N-漂移区中形成第一沟槽；在所述第一沟槽的侧壁和底部形成氧化层；采用淀积工艺，在第一沟槽的氧化层上形成屏蔽栅电极，并采用刻蚀工艺去除所述第一沟槽上部的氧化层和屏蔽栅电极，从而形成第二沟槽；在所述第二沟槽的侧壁和底部形成氧化层，采用淀积工艺在氧化层上形成控制栅电极，并在所述控制栅电极上淀积氧化层；采用离子注入工艺，在第一沟槽的一侧注入硼离子，形成第一P型掺杂区，在第一沟槽的另一侧注入硼离子，形成第二P型掺杂区，第一P型掺杂区的垂直深度不超过控制栅电极的深度，第二P型掺杂区的垂直深度超过控制栅电极的深度；采用离子注入工艺，在第一P型掺杂区的顶层远离第一沟槽的一侧注入硼离子，形成P型重掺杂区，在第一P型掺杂区的顶层另一侧注入砷离子，形成N+重掺杂区；在P+重掺杂区、N+重掺杂区、氧化层和第二P型掺杂区上形成金属化源极，在N+衬底的背面形成金属化漏极；其特征在于：第二P型掺杂区接地，当器件正向导通时，控制栅电极接正电位，金属化漏极接正电位，金属化源极接零电位；当器件反向阻断时，控制栅电极和金属化源极短接且接零电位，金属化漏极接正电位。进一步的，所述N+衬底为N+单晶硅衬底，晶向为<100>。进一步的，采用气相外延VPE方法在N+衬底上形成N-漂移区。进一步的，采用光刻工艺在所述N-漂移区中形成第一沟槽的步骤，具体为：在所述N-漂移区上淀积硬掩膜作为阻挡层，利用光刻板进行曝光，采用反应离子刻蚀或等离子刻蚀刻蚀出第一沟槽。进一步的，所述硬掩膜为氮化硅。进一步的，采用热氧化工艺形成氧化层。进一步的，所述氧化层为二氧化硅或者为二氧化硅和氮化硅的复合材料。进一步的，所述控制栅电极和屏蔽栅电极为多晶硅。进一步的，器件所使用的半导体材料为体硅、碳化硅、砷化镓或锗硅。下面从两个方面说明本专利技术的工作原理：(1)器件的正向导通本专利技术所提供的具有接地P型区的SGT器件，其正向导通时的电极连接方式为：控制栅电极接正电位，金属化漏极接正电位，金属化源极接零电位。当控制栅电极施加的正偏电压达到阈值电压时，在第一P型掺杂区中靠近氧化层的一侧形成反型沟道；在金属化漏极的正向偏压下，电子作为载流子从N+重掺杂区经过第一P型掺杂区中的反型沟道，注入N-漂移区，并到达金属化漏极形成正向电流，SGT器件导通。(2)器件的反向阻断本专利技术所提供的具有接地P型区的SGT器件，其反向阻断时的电极连接方式为：控制栅电极和金属化源极短接且接零电位，金属化漏极接正电位。由于零偏压时第一P型掺杂区中没有反型层沟道，多子电子的导电通路被夹断。增大反向电压时，耗尽层边界将向靠近金属化漏极一侧的N-漂移区扩展以承受反向电压。与普通的槽栅VDMOS相比，在N-漂移区掺杂浓度相同的情况下，由于屏蔽栅电极的本文档来自技高网...

【技术保护点】
1.一种具有接地P型区的SGT器件，包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N-漂移区(3)和金属化源极(11)；/n所述N-漂移区(3)中具有沟槽栅结构、第一P型掺杂区(7)、P型重掺杂区(8)、N+重掺杂区(9)和第二P型掺杂区(10)；所述沟槽栅结构包括控制栅电极(4)、屏蔽栅电极(5)和氧化层(6)，控制栅电极(4)和屏蔽栅电极(5)上下间隔地位于所述氧化层(6)中；/n第一P型掺杂区(7)位于所述沟槽栅结构一侧的N-漂移区(3)的顶层，P型重掺杂区(8)和N+重掺杂区(9)并排位于所述第一P型掺杂区(7)的顶层，所述第一P型掺杂区(7)和N+重掺杂区(9)的侧面与所述氧化层(6)的一侧接触；/n第二P型掺杂区(10)位于所述沟槽栅结构另一侧的N-漂移区(3)的顶层，第二P型掺杂区(10)的侧面与所述氧化层(6)的另一侧接触；第一P型掺杂区(7)的垂直深度不超过控制栅电极(4)的深度，第二P型掺杂区(10)的垂直深度超过控制栅电极(4)的深度；金属化源极(11)与P+重掺杂区(8)、N+重掺杂区(9)和第二P型掺杂区(10)接触，和控制栅电极(4)通过所述氧化层(6)相隔离；屏蔽栅电极(5)和金属化源极(11)短接；/n其特征在于：第二P型掺杂区(10)接地，当器件正向导通时，控制栅电极(4)接正电位，金属化漏极(1)接正电位，金属化源极(11)接零电位；当器件反向阻断时，控制栅电极(4)和金属化源极(11)短接且接零电位，金属化漏极(1)接正电位。/n...

【技术特征摘要】
1.一种具有接地P型区的SGT器件，包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N-漂移区(3)和金属化源极(11)；
所述N-漂移区(3)中具有沟槽栅结构、第一P型掺杂区(7)、P型重掺杂区(8)、N+重掺杂区(9)和第二P型掺杂区(10)；所述沟槽栅结构包括控制栅电极(4)、屏蔽栅电极(5)和氧化层(6)，控制栅电极(4)和屏蔽栅电极(5)上下间隔地位于所述氧化层(6)中；
第一P型掺杂区(7)位于所述沟槽栅结构一侧的N-漂移区(3)的顶层，P型重掺杂区(8)和N+重掺杂区(9)并排位于所述第一P型掺杂区(7)的顶层，所述第一P型掺杂区(7)和N+重掺杂区(9)的侧面与所述氧化层(6)的一侧接触；
第二P型掺杂区(10)位于所述沟槽栅结构另一侧的N-漂移区(3)的顶层，第二P型掺杂区(10)的侧面与所述氧化层(6)的另一侧接触；第一P型掺杂区(7)的垂直深度不超过控制栅电极(4)的深度，第二P型掺杂区(10)的垂直深度超过控制栅电极(4)的深度；金属化源极(11)与P+重掺杂区(8)、N+重掺杂区(9)和第二P型掺杂区(10)接触，和控制栅电极(4)通过所述氧化层(6)相隔离；屏蔽栅电极(5)和金属化源极(11)短接；
其特征在于：第二P型掺杂区(10)接地，当器件正向导通时，控制栅电极(4)接正电位，金属化漏极(1)接正电位，金属化源极(11)接零电位；当器件反向阻断时，控制栅电极(4)和金属化源极(11)短接且接零电位，金属化漏极(1)接正电位。


2.根据权利要求1所述的一种具有接地P型区的SGT器件，其特征在于，所述氧化层(6)为二氧化硅或者为二氧化硅和氮化硅的复合材料。


3.根据权利要求1所述的一种具有接地P型区的SGT器件，其特征在于，所述控制栅电极(4)和屏蔽栅电极(5)为多晶硅。


4.根据权利要求1所述的一种具有接地P型区的SGT器件，其特征在于，器件所使用的半导体材料为体硅、碳化硅、砷化镓或锗硅。


5.一种具有接地P型区的SGT器件的制备方法，包括以下步骤：
在N+衬底(2)上形成N-漂移区(3)；
采用光刻工艺在所述N-漂移区(3)中形成第一沟槽；
在所述第一沟槽的侧壁和底...

【专利技术属性】
技术研发人员：李泽宏，莫家宁，何云娇，任敏，高巍，张金平，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51