半导体组件及其制造方法技术

本发明专利技术公开一种半导体组件及其制造方法。半导体组件的制造方法至少包括下列步骤。形成一磊晶层于一基材上，磊晶层被区分为至少一组件区以及一静电防护区。在组件区形成一第一基体区，以及在静电防护区形成一第二基体区。在磊晶层的表面上形成位于静电防护区的一叠层结构，叠层结构包括一绝缘层以及位于绝缘层上的一半导体层，其中，半导体层具有一第一重掺杂区，再形成至少一第二重掺杂区，两者共同形成一静电防护层，其中，静电防护层位于第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内。

【技术实现步骤摘要】
半导体组件及其制造方法
本专利技术涉及一种半导体组件及其制造方法，特别是涉及一种具有静电防护层的半导体组件及其制造方法。
技术介绍
在半导体功率组件的应用领域中，半导体功率组件对静电放电保护能力已成为重要指标。一些小讯号半导体功率组件因具有较小的芯片尺寸，对静电放电保护能力较差，甚至无法达到静电放电保护的最低标准。部分半导体功率组件虽然具有较大的芯片尺寸，而可具有较大的静电放电保护能力，但可能需要在较苛刻的环境(如:相对湿度<65％的干燥环境，或粉尘较多的环境)下操作，因而对半导体功率组件的静电放电保护能力有更高的要求。因此，在现有的技术中，将静电放电保护结构被整合到半导体功率组件中，以增加半导体功率组件对静电放电的承受能力。然而，在现有制程中，由于制程条件与制程余裕度(processwindow)的限制，静电放电保护结构的位置容易偏移预定位置。另外，现有的半导体功率组件中，静电放电保护结构会直接连接漂移区与基体区，且漂移区与基体区之间会形成沿着磊晶层的厚度方向延伸的弧形界面。因此，当半导体功率组件操作时，在漂移区与基体区之间的弧形界面的电场强度较强，导致崩溃现象经常在弧形界面附近的区域发生，并降低半导体功率组件本身的耐压。另一方面，对于现有的半导体功率组件而言，击穿电压(breakdownvoltage)以及导通电阻(on-resistance)是较重要的参数，其中导通电阻会影响半导体功率组件的导通损耗(conductingloss)。目前业界倾向于通过提高漂移区的掺杂浓度，以进一步降低半导体功率组件的导通电阻。然而，现有的半导体功率组件在整合静电放电保护结构之后，已具有相对偏低的耐压，更难以符合目前业界的趋势。
技术实现思路
本专利技术所欲解决的其中一技术问题在于，克服具有静电放电防护结构的半导体组件的耐压偏低的问题。为了解决上述的技术问题，本专利技术所采用的其中一技术方案是，提供一种半导体组件的制造方法。前述的制造方法包括下列步骤。形成一磊晶层于一基材上，磊晶层被区分为至少一组件区以及一静电防护区。在组件区形成第一基体区以及在静电防护区形成第二基体区。在磊晶层的表面上形成一叠层结构，叠层结构位于静电防护区，并包括一绝缘层以及位于绝缘层上的一半导体层，半导体层具有一第一重掺杂区。半导体层内形成至少一第二重掺杂区，该第二重掺杂区与该第一重掺杂区共同形成一静电防护层。静电防护层位于所述第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内。本专利技术所采用的另一技术方案是，提供一种半导体组件，其被区分为一组件区以及一静电防护区，且所述半导体组件包括一磊晶层、一栅极结构以及一静电防护层。磊晶层包括位于组件区的一第一基体区以及位于静电防护区的一第二基体区。栅极结构设置于组件区内，并至少连接于第一基体区。静电防护层设置于磊晶层的一表面上并与磊晶层隔离。静电防护层位于所述第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内。本专利技术的有益效果在于，本专利技术所提供的半导体组件及其制造方法，其通过“静电防护层完全重叠于所述第二基体区范围内”的技术手段，可以使具有静电防护层的半导体组件符合静电放电防护标准，又可具有较高的耐压。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本专利技术加以限制。附图说明图1绘示本专利技术其中一实施例的半导体组件的流程图。图2A为本专利技术实施例的半导体组件在制造流程中的局部剖面示意图。图2B为本专利技术实施例的半导体组件在制造流程中的局部剖面示意图。图2C为本专利技术实施例的半导体组件在制造流程中的局部剖面示意图。图2D为本专利技术实施例的半导体组件在制造流程中的局部剖面示意图。图2E为本专利技术实施例的半导体组件在制造流程中的局部剖面示意图。图2F为本专利技术实施例的半导体组件在制造流程中的局部剖面示意图。图2G为本专利技术实施例的半导体组件在制造流程中的局部剖面示意图。图3为本专利技术一实施例的半导体组件的局部剖面示意图。图4为本专利技术另一实施例的半导体组件在制造流程中的局部剖面示意图。图5为本专利技术又一实施例的半导体组件在制造流程中的局部剖面示意图。图6为本专利技术一实施例的半导体组件的局部剖面示意图。具体实施方式请参阅图1。图1为本专利技术一实施例的半导体组件的制造方法的流程图。具体而言，本专利技术提供具有静电防护层的半导体组件的制造方法，并至少具有下列步骤。在步骤S100中，形成一磊晶层于一基材上，其中，磊晶层被区分为至少一组件区以及一静电防护区。在步骤S110中，分别在组件区以及静电防护区内形成一第一基体区以及一第二基体区。在步骤S120中，在磊晶层的表面上形成位于静电防护区的一叠层结构，叠层结构包括一绝缘层以及位于绝缘层上的一半导体层，其中，半导体层具有一第一重掺杂区。在步骤S130中，在半导体层内形成至少一第二重掺杂区，第二重掺杂区与第一重掺杂区共同形成一静电防护层。静电防护层位于第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内。以下将详细说明半导体组件的制造方法中的具体步骤。在本实施例中，以沟道式半导体功率组件为例，来详细说明本专利技术实施例的制造方法。请参照图2A，其显示本专利技术一实施例的半导体组件在制造流程中的局部剖面示意图。基材10上已经形成一磊晶层(epitaxiallayer)11。基材10例如为硅基板(siliconsubstrate)，其具有高掺杂浓度的第一型导电性杂质，以作为半导体功率组件的漏极(drain)。前述的第一导电型杂质可以是N型或P型导电性杂质。假设基材10为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。若沟道式功率半导体组件为N型功率金氧半场效晶体管，基材10掺杂N型导电性杂质。另一方面，若沟道式功率半导体组件为P型沟道式功率金氧半场效晶体管，则基材10掺杂P型导电性杂质。磊晶层11”形成于基材10上方，并具有低浓度的第一型导电性杂质。以NMOS晶体管为例，基材10为高浓度的N型掺杂(N+)，而磊晶层11”则为低浓度的N型掺杂(N-)。反之，以PMOS晶体管为例，基材10为高浓度的P型掺杂(P+doping)，而磊晶层11”则为低浓度的P型掺杂(P-doping)。在本实施例中，磊晶层11”具有一表面11s，且磊晶层11”被区分为一组件区R1以及一静电防护区R2。须说明的是，虽然图2A绘示静电防护区R2被组件区R1围绕，但本专利技术并不限制静电防护区R2与组件区R1的配置位置。在另一实施例中，组件区R1可位于静电防护区R2的其中一侧。在又一实施例中，组件区R1可被静电防护区R2围绕。也就是说，静电防护区R2与组件区R1的配置位置以及形状可以根据实际需求更改，本专利技术并不限制。如图2A所示，至少一栅极结构12(图2A绘示多个为例)已经本文档来自技高网...

【技术保护点】
1.一种半导体组件的制造方法，其特征在于，所述半导体组件的制造方法包括：/n形成一磊晶层于一基材上，其中，所述磊晶层被区分为至少一组件区以及一静电防护区；/n在所述组件区形成一第一基体区，以及在所述静电防护区形成一第二基体区；/n在所述磊晶层的所述表面上形成一叠层结构，所述叠层结构位于所述静电防护区，并包括一绝缘层以及位于所述绝缘层上的一半导体层，其中，所述半导体层具有一第一重掺杂区；以及/n在所述半导体层内形成至少一第二重掺杂区，其中，所述第二重掺杂区与所述第一重掺杂区共同形成一静电防护层，且所述静电防护层位于所述第二基体区上方，且所述静电防护层完全重叠于所述第二基体区范围内。/n

【技术特征摘要】
1.一种半导体组件的制造方法，其特征在于，所述半导体组件的制造方法包括：
形成一磊晶层于一基材上，其中，所述磊晶层被区分为至少一组件区以及一静电防护区；
在所述组件区形成一第一基体区，以及在所述静电防护区形成一第二基体区；
在所述磊晶层的所述表面上形成一叠层结构，所述叠层结构位于所述静电防护区，并包括一绝缘层以及位于所述绝缘层上的一半导体层，其中，所述半导体层具有一第一重掺杂区；以及
在所述半导体层内形成至少一第二重掺杂区，其中，所述第二重掺杂区与所述第一重掺杂区共同形成一静电防护层，且所述静电防护层位于所述第二基体区上方，且所述静电防护层完全重叠于所述第二基体区范围内。


2.如请求项1所述的制造方法，其特征在于，在所述半导体层内形成至少一第二重掺杂区步骤中，包括：通过依序进行一掺杂步骤以及一热趋入步骤，以同时在所述组件区的所述第一基体区内形成至少一第一源极区，以及在所述半导体层内形成所述第二重掺杂区，所述第一重掺杂区与所述第二重掺杂区的交界面为一PN接面。


3.如请求项2所述的制造方法，其特征在于，所述的制造方法还进一步包括：在所述组件区形成至少一栅极结构，其中，所述第二基体区具有一延伸部分，并连接至少一所述栅极结构，并在形成所述第一源极区的步骤中，同步形成位于所述延伸部分上的一第二源极区。


4.如请求项3所述的制造方法，其特征在于，所述栅极结构为沟道式栅极结构或是平面式栅极结构。


5.如请求项1所述的制造方法，其特征在于，形成所述第一基体区以及所述第二基体区的步骤包括：
对所述磊晶层执行一基体掺杂步骤，以在所述组件区形成一第一初始基体掺杂区以及在所述静电防护区形成一第二初始基体掺杂区；以及
执行一基体热趋入步骤，以形成所述第一基体区以及所述第二基体区。


6.如请求项5所述的制造方法，其特征在于，形成所述叠层结构的步骤包括：
依序形成一初始绝缘层以及一未掺杂半导体层于所述磊晶层的所述表面；
在所述未掺杂半导体层内形成所述第一重掺杂区，以形成一初始半导体层；以及
去除位于所述组件区的一部分所述初始绝缘层以及一部分所述初始半导体...

【专利技术属性】
技术研发人员：李立民，徐献松，
申请(专利权)人：无锡旭康微电子有限公司，
类型：发明
国别省市：江苏;32