制造半导体器件的方法技术

本公开的实施例涉及制造半导体器件的方法。抑制了半导体器件的可靠性的劣化。经由第一栅极绝缘膜，在位于具有半导体基底材料SB、绝缘层BX和半导体层SM的衬底1的SOI区域1A中的半导体层SM上形成第一栅电极，经由第二栅极绝缘膜，在位于体区1B的第一区域1Ba中并且被执行外延生长处理的半导体基底材料SB上形成第二栅电极，并且经由第三栅极绝缘膜，在位于体区1B的第二区域1Bb中并且未被执行外延生长处理的半导体基底材料SB上形成第三栅电极。

【技术实现步骤摘要】
制造半导体器件的方法相关申请的交叉引用于2018年12月26日提交的日本专利申请No.2018-243513的公开(包括说明书、附图和摘要)通过引用整体合并于此。
技术介绍
本专利技术涉及半导体器件的制造方法，例如，本专利技术涉及可以应用于使用SOI衬底的半导体器件的技术。专利文献1(JP特开2013-84766)公开了通过后栅极方法制造具有其中混合有SOI结构(SOI型MISFET形成区域Rs)和体结构(体型MISFET形成区域Rb)的所谓的混合衬底结构的半导体集成电路装置。具体地，文献1描述了一种与包括金属栅电极的SOI(绝缘体上硅)型MISFET(金属绝缘体半导体场效应晶体管)和多晶硅栅电极的体型MISFET的半导体集成电路装置相关的技术。专利文献2(JP特开2018-26457)公开了一种具有形成有非易失性存储器的存储元件(存储元件、存储单元)MC的存储区域1A、形成有低击穿电压MISFET2的低击穿电压MISFET形成区域1B、和形成高击穿电压MISFET3的高击穿电压MISFET形成区域1C的半导体器件、以及与其制造方法相关的技术。
技术实现思路
本专利技术人研究了在例如专利文献1、例如专利文献2所示的体型MISFET形成区域(下文中称为“体区”)中混合多种类型的MISFET。本专利技术人已经研究了不仅对于形成在SOI型MISFET形成区域(下文中称为“SOI区域”)中的MISFET的栅电极，而且对于形成在上述体区中的相应MISFET的栅电极采用金属栅电极结构。根据本专利技术人的研究，已经发现，如果将上述文献1中所示的后栅极方法简单地用于上述结构(结构)，则不能将相应MISFET的栅电极形成为期望的形状，结果，半导体器件的可靠性(即，电特性)可能降低。从本说明书的描述和附图，其他目的和新颖特征将变得很清楚。下面将简要描述本申请中公开的典型实施例。在一个实施例中的制造半导体器件的方法中，首先，在位于衬底的体区中的半导体层和位于体区中的绝缘层被去除之后，在位于体区的第一区域中的半导体基底材料的表面上执行外延生长处理。并且，分别地，经由第一栅极绝缘膜在位于衬底的SOI区域中的半导体层上形成第一栅电极，经由第二栅极绝缘膜在位于体区的第一区域中并且被执行外延生长处理的半导体基底材料上形成第二栅电极，并且经由第三栅极绝缘膜在位于体区的第二区域中并且未被执行外延生长处理的半导体基底材料上形成第三栅电极。在此，第三栅极绝缘膜的厚度大于第一栅极绝缘膜和第二栅极绝缘膜中的每个栅极绝缘膜的厚度。并且，第一栅电极至第三栅电极中的每个栅电极由第一材料制成。之后，形成在衬底上以覆盖第一栅电极至第三栅电极中的每个栅电极的层间绝缘膜被抛光。并且，在将第一栅电极至第三栅电极中的每个栅电极从层间绝缘膜暴露之后，组成第一栅电极至第三栅电极中的每个栅电极的第一材料被替换为不同于第一材料的第二材料。在一个实施例中的制造半导体器件的方法中，首先，在位于衬底的体区中的半导体层和位于体区中的绝缘层被去除之后，在位于体区的第一区域中的半导体基底材料的表面上执行外延生长处理，从而形成外延生长层。并且，分别地，经由第一栅极绝缘膜在位于衬底的SOI区域中的半导体层上形成第一栅电极，经由第二栅极绝缘膜在位于体区的第一区域中的外延生长层上形成第二栅电极，并且经由第三栅极绝缘膜在位于体区的第二区域中并且未被执行外延生长处理的半导体基底材料上形成第三栅电极。在此，第三栅极绝缘膜具有由氧化硅组成的第一绝缘层、形成在第一绝缘层上的由氮化硅组成的第二绝缘层、以及形成在第二绝缘层上的由氧化硅组成的第三绝缘层。并且，第三栅极绝缘膜的厚度大于第一栅极绝缘膜和第二栅极绝缘膜中的每个栅极绝缘膜的厚度。此外，第一栅电极至第三栅电极中的每个栅电极由多晶硅制成。之后，形成在衬底上以覆盖第一栅电极至第三栅电极中的每个栅电极的层间绝缘膜被抛光。并且，在将第一栅电极至第三栅电极中的每个栅电极从层间绝缘膜暴露之后，通过去除第一栅电极至第三栅电极中的每个栅电极而形成的间隙被填充以金属膜。此外，在一个实施例中的制造半导体器件的方法中，首先，在位于衬底的体区中的半导体层和位于体区中的绝缘层被去除之后，通过在位于体区的第一区域中的半导体基底材料的表面和位于体区的第二区域的第二部分中的半导体基底材料的表面中的每个表面上执行外延生长处理来形成外延生长层。并且，经由第一栅极绝缘膜在位于SOI区域中的半导体层上形成第一栅电极，经由第二栅极绝缘膜在位于体区的第一区域中的外延生长层上形成第二栅电极，经由第三栅极绝缘膜在位于体区的第二区域的第一部分中的半导体基底材料上形成第三栅电极，并且经由第四绝缘膜在位于体区的第二区域的第二部分中的外延生长层上形成第四栅电极。在此，第三栅极绝缘膜具有由氧化硅组成的第一绝缘层、形成在第一绝缘层上的由氮化硅组成的第二绝缘层、以及形成在第二绝缘层上的由氧化硅组成的第三绝缘层。并且，第三栅极绝缘膜的厚度大于第一栅极绝缘膜、第二栅极绝缘膜和第四栅极绝缘膜中的每个栅极绝缘膜的厚度。此外，第一栅电极至第四栅电极中的每个栅电极由第一材料制成。之后，形成在衬底上以覆盖第一栅电极至第四栅电极中的每个栅电极的层间绝缘膜被抛光。并且，在将第一栅电极至第四栅电极中的每个栅电极从层间绝缘膜暴露之后，将组成第一栅电极至第四栅电极中的每个栅电极的第一材料替换为不同于第一材料的第二材料。根据一个实施例，可以抑制半导体器件的可靠性的劣化。附图说明图1是第一实施例的半导体器件的主要部分平面图；图2是图1的X射线的主要部分截面图；图3是示出第一实施例的半导体器件的制造过程的过程流程图；图4是在制造过程期间的第一实施例的半导体器件的主要部分截面图；图5是接着图4的在半导体器件的制造过程期间的主要部分截面图；图6是接着图5的在半导体器件的制造过程期间的主要部分截面图；图7是接着图6的在半导体器件的制造过程期间的主要部分截面图；图8是接着图7的在半导体器件的制造过程期间的主要部分截面图；图9是接着图8的在半导体器件的制造过程期间的主要部分截面图；图10是接着图9的在半导体器件的制造过程期间的主要部分截面图；图11是接着图10的在半导体器件的制造过程期间的主要部分截面图；图12是接着图11的在半导体器件的制造过程期间的主要部分截面图；图13是接着图12的在半导体器件的制造过程期间的主要部分截面图；图14是接着图13的在半导体器件的制造过程期间的主要部分截面图；图15是接着图14的在半导体器件的制造过程期间的主要部分截面图；图16是在检查示例1的半导体器件的制造过程期间的主要部分截面图；图17是接着图16的在检查示例1的半导体器件的制造过程期间的主要部分截面图；图18是在检查示例2的半导体器件的制造过程期间的主要部分截面图；图19是在检查示例3的半导体器件的制造过程期间的主要部分截面图；图20是接着图19的在检查示例3的半导体器件的制造过程期本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，包括：/n(a)制备衬底，所述衬底包括半导体基底材料、形成在所述半导体基底材料上的绝缘层和形成在所述绝缘层上的半导体层；/n(b)在(a)之后，去除位于所述衬底的体区中的所述半导体层和位于所述体区中的所述绝缘层；/n(c)在(b)之后，在位于所述体区的第一区域中的所述半导体基底材料的表面上执行外延生长处理；/n(d)在(c)之后，分别：/n经由第一栅极绝缘膜在位于所述衬底的SOI区域中的所述半导体层上形成第一栅电极，/n经由第二栅极绝缘膜在位于所述体区的所述第一区域中并且在其上被执行所述外延生长处理的所述半导体基底材料上形成第二栅电极，以及/n经由第三栅极绝缘膜在位于所述体区的第二区域中并且在其上未被执行所述外延生长处理的所述半导体基底材料上形成第三栅电极，/n其中所述第三栅极绝缘膜的厚度大于所述第一栅极绝缘膜和所述第二栅极绝缘膜中的每个栅极绝缘膜的厚度，以及/n其中所述第一栅电极、所述第二栅电极和所述第三栅电极中的每个栅电极由第一材料制成；/n(e)在(d)之后，在所述衬底上形成层间绝缘膜以覆盖所述第一栅电极、所述第二栅电极和所述第三栅电极中的每个栅电极；/n(f)在(e)之后，抛光所述层间绝缘膜，并且从所述层间绝缘膜暴露所述第一栅电极、所述第二栅电极和所述第三栅电极中的每个栅电极；以及/n(g)在(f)之后，将组成所述第一栅电极、所述第二栅电极和所述第三栅电极中的每个栅电极的所述第一材料替换为不同于所述第一材料的第二材料。/n...

【技术特征摘要】
20181226 JP 2018-2435131.一种制造半导体器件的方法，包括：
(a)制备衬底，所述衬底包括半导体基底材料、形成在所述半导体基底材料上的绝缘层和形成在所述绝缘层上的半导体层；
(b)在(a)之后，去除位于所述衬底的体区中的所述半导体层和位于所述体区中的所述绝缘层；
(c)在(b)之后，在位于所述体区的第一区域中的所述半导体基底材料的表面上执行外延生长处理；
(d)在(c)之后，分别：
经由第一栅极绝缘膜在位于所述衬底的SOI区域中的所述半导体层上形成第一栅电极，
经由第二栅极绝缘膜在位于所述体区的所述第一区域中并且在其上被执行所述外延生长处理的所述半导体基底材料上形成第二栅电极，以及
经由第三栅极绝缘膜在位于所述体区的第二区域中并且在其上未被执行所述外延生长处理的所述半导体基底材料上形成第三栅电极，
其中所述第三栅极绝缘膜的厚度大于所述第一栅极绝缘膜和所述第二栅极绝缘膜中的每个栅极绝缘膜的厚度，以及
其中所述第一栅电极、所述第二栅电极和所述第三栅电极中的每个栅电极由第一材料制成；
(e)在(d)之后，在所述衬底上形成层间绝缘膜以覆盖所述第一栅电极、所述第二栅电极和所述第三栅电极中的每个栅电极；
(f)在(e)之后，抛光所述层间绝缘膜，并且从所述层间绝缘膜暴露所述第一栅电极、所述第二栅电极和所述第三栅电极中的每个栅电极；以及
(g)在(f)之后，将组成所述第一栅电极、所述第二栅电极和所述第三栅电极中的每个栅电极的所述第一材料替换为不同于所述第一材料的第二材料。


2.根据权利要求1所述的方法，其中在(c)中，所述外延生长处理被执行，使得在(c)中形成的并且所述第二栅极绝缘膜将要接触的外延生长层的上表面位于特定高度：
所述特定高度高于位于所述第二区域中并且所述第三栅极绝缘膜将要接触的所述半导体基底材料的上表面，并且
所述特定高度等于或低于所述第一栅极绝缘膜将要接触的所述半导体层的上表面。


3.根据权利要求2所述的方法，其中所述第三栅极绝缘膜的厚度大于所述半导体层和所述绝缘层中的一者的厚度。


4.根据权利要求2所述的方法，
其中在(g)之后，
在所述SOI区域中形成包括由所述第二材料制成的所述第一栅电极的第一场效应晶体管，
在所述体区的所述第一区域中形成包括由所述第二材料制成的所述第二栅电极的第二场效应晶体管，以及
在所述体区的所述第二区域中形成包括由所述第二材料制成的所述第三栅电极的第三场效应晶体管，以及
其中组成所述第三场效应晶体管的所述第三栅电极的栅极长度长于组成所述第二场效应晶体管的所述第二栅电极的栅极长度。


5.根据权利要求2所述的方法，其中所述第三栅极绝缘膜包括：
第一氧化硅膜，
介电常数大于所述第一氧化硅膜的介电常数的绝缘膜，以及
形成在所述绝缘膜上的第二氧化硅膜。


6.根据权利要求2所述的方法，其中所述第三栅极绝缘膜具有：
由氧化硅组成的第一绝缘层，
由氮化硅组成的并且形成在所述第一绝缘层上的第二绝缘层，以及
由氧化硅组成的并且形成在所述第二绝缘层上的第三绝缘层。


7.根据权利要求6所述的方法，
其中所述第一材料是多晶硅，以及
其中所述第二材料是金属。


8.根据权利要求7所述的方法，其中在(d)之后并且在(e)之前，在位于所述SOI区域中的所述半导体层的、从所述第一栅电极暴露的部分的表面上执行外延生长处理。


9.一种制造半导体器件的方法，包括：
(a)制备衬底，所述衬底包括半导体基底材料、形成在所述半导体基底材料上的绝缘层和形成在所述绝缘层上的半导体层；
(b)在(a)之后，去除位于所述衬底的体区中的所述半导体层和位于所述体区中的所述绝缘层；
(c)在(b)之后，通过在位于所述体区的第一区域中的所述半导体基底材料的表面上执行外延生长处理来形成外延生长层；
(d)在(c)之后，分别：
经由第一栅极绝缘膜在位于所述衬底的SOI区域中的所述半导体层上形成第一栅电极，
经由第二栅极绝缘膜在位于所述体区的所述第一区域中的所述外延生长层上形成第二栅电极，以及
经由第三栅极绝缘膜在位于所述体区的第二区域中的所述半导体基底材料上形成第三栅电极，其中所述第三栅极绝缘膜具有：
由氧化硅组成的第一绝缘层，
由氮化硅组成的并且形成在所述第一绝缘层上的第二绝缘层，以及
由氧化硅组成的并且形成在所述第二绝缘层上的第三绝缘层，
其中所述第三栅极绝缘膜的厚度大于所述第一栅极绝缘膜和所述第二栅极绝缘膜中...

【专利技术属性】
技术研发人员：津田是文，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP