存储装置、半导体器件制造方法及图纸

本公开提供了一种存储装置、半导体器件，属于半导体技术领域。该半导体器件包括衬底、栅极层、栅绝缘层和绝缘层，其中，衬底表面设置有多个第一沟槽和多个第二沟槽，其中，第一沟槽沿第一方向延伸且间隔设置，任一第二沟槽连接相邻的两个第一沟槽，以使得衬底的表面被隔离出阵列分布的有源区；衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一栅极沟槽穿过第一沟槽、有源区及第二沟槽；栅极层设于栅极沟槽内；栅绝缘层设于栅极沟槽位于有源区的部分的表面与栅极层之间；绝缘层设于第二沟槽的表面与栅极层之间；其中栅绝缘层的等效氧化层厚度小于绝缘层的等效氧化层厚度。该半导体器件能够减小寄生晶体管的漏电流。

Storage device, semiconductor device

【技术实现步骤摘要】
存储装置、半导体器件
本公开涉及半导体
，尤其涉及一种存储装置、半导体器件。
技术介绍
集成电路元器件特征尺寸的进一步缩小和单位面积内晶体管数目的增加，芯片级漏电流控制变得越来越重要。不仅仅存储单元的控制晶体管漏电流要足够小，寄生的晶体管漏电流同样也要尽可能减小。现有技术中，可以通过提高晶体管阈值电压来降低关断状态下漏电流。然而，存储单元的控制晶体管阈值电压有最佳的窗口，过高过低都会影响电路性能。因此，有必要需要寻找一种不会增加控制晶体管的阈值电压却能够降低寄生晶体管的漏电流的方法。所述
技术介绍
部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种存储装置、半导体器件，降低寄生晶体管的漏电流。为实现上述技术目的，本公开采用如下技术方案：根据本公开的第一个方面，提供一种半导体器件，包括：衬底，表面设置有多个第一沟槽和多个第二沟槽，其中，所述第一沟槽沿第一方向延伸且间隔设置，任一所述第二沟槽连接相邻的两个所述第一沟槽，以使得所述衬底的表面被隔离出阵列分布的有源区；所述衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一所述栅极沟槽穿过所述第一沟槽、所述有源区及所述第二沟槽；栅极层，设于所述栅极沟槽内；栅绝缘层，设于所述栅极沟槽位于所述有源区的部分的表面与所述栅极层之间；绝缘层，设于所述第二沟槽的表面与所述栅极层之间；其中所述栅绝缘层的等效氧化层厚度小于所述绝缘层的等效氧化层厚度。在本公开的一种示例性实施例中，所述绝缘层的介电常数小于所述栅绝缘层的材料的介电常数。在本公开的一种示例性实施例中，所述绝缘层的厚度大于所述栅绝缘层的厚度。在本公开的一种示例性实施例中，所述衬底用于形成所述第二沟槽的部分的掺杂浓度，大于所述衬底用于形成位于有源区的栅极沟槽的部分的掺杂浓度。在本公开的一种示例性实施例中，所述绝缘层包括设于所述第二沟槽表面的第二绝缘材料层，其中，所述栅绝缘层的等效氧化层厚度小于所述第二绝缘材料层的等效氧化层厚度。在本公开的一种示例性实施例中，所述绝缘层还包括设于所述第二绝缘材料层远离所述衬底一侧的第四绝缘层。在本公开的一种示例性实施例中，所述半导体器件还包括第一绝缘材料层，所述第一绝缘材料层填充于所述栅极沟槽以外的所述第一沟槽，且所述第一绝缘材料层和所述第四绝缘层的材料相同。在本公开的一种示例性实施例中，所述半导体器件还包括设于所述第二绝缘材料层远离所述衬底一侧的第三绝缘层，所述第三绝缘层的材料和厚度与所述栅绝缘层相同。在本公开的一种示例性实施例中，所述半导体器件还包括层间电介质层，所述层间电介质层位于所述栅极沟槽内，且覆盖所述栅极层靠近所述栅极沟槽的槽口的表面。根据本公开的第二个方面，提供一种存储装置，包括上述的半导体器件。本公开提供的存储装置、半导体器件中，栅极层、栅绝缘层以及有源区之间可以形成控制晶体管，栅极层、绝缘层和有源区之间可以形成寄生晶体管。由于栅绝缘层的等效氧化层厚度小于绝缘层的等效氧化层厚度，因此本公开的半导体器件的寄生晶体管的阈值电压大于控制晶体管的阈值电压，可以在使得控制晶体管的阈值电压在最佳窗口的前提下提高寄生晶体管的阈值电压，进一步降低寄生晶体管在截止状态下的漏电流。附图说明通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。图1是本公开一种实施方式的半导体器件的制备方法的流程示意图。图2是本公开一种实施方式的形成第一沟槽的俯视结构示意图。图3是本公开一种实施方式的形成第一绝缘材料层的俯视结构示意图。图4是本公开一种实施方式的形成第二沟槽的俯视结构示意图。图5是本公开一种实施方式的形成第二绝缘材料层的俯视结构示意图。图6是本公开一种实施方式的形成第二绝缘材料层的剖视结构示意图，剖切位置为图5的CD处。图7是本公开一种实施方式的形成第四绝缘材料层的俯视结构示意图。图8是本公开一种实施方式的形成栅极沟槽的俯视结构示意图。图9是本公开一种实施方式的形成栅绝缘层的俯视结构示意图。图10是本公开一种实施方式的形成栅极层的俯视结构示意图。图11是本公开一种实施方式的形成栅极层的剖视结构示意图，剖切位置为图10的CD处。图12是本公开一种实施方式的形成栅极沟槽的俯视结构示意图。图中主要元件附图标记说明如下：100、衬底；111、第一沟槽；112、第二沟槽；120、条形部；121、有源区；201、第一绝缘材料层；202、第二绝缘材料层；300、栅极沟槽；301、第三沟槽；302、第四沟槽；401、栅绝缘层；402、第三绝缘层；500、栅极层；600、第四绝缘材料层；601、第四绝缘层；A、第一方向；B、第二方向。具体实施方式现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。本公开实施方式中提供一种半导体器件的制备方法，如图1～图12所示，该半导体器件的制备方法包括：步骤S110，如图6所示，提供衬底100；步骤S120，如图2所示，在衬底100的表面形成沿第一方向A延伸且间隔设置的多个第一沟槽111，以形成多个条形部120；步骤S130，如图3所示，形成填充于各个第一沟槽111的第一绝缘材料层201；步骤S140，如图4所示，形成多个第二沟槽112，第二沟槽112分割条形部120以形成阵列排布的多个有源区121；步骤S150，如图5和图6所示，形成至少覆盖各个第二沟槽112表面的第二绝缘材料层202；步骤S160，如图12和图8所示，形成沿第二方向B延伸的多个栅极沟槽300，栅极沟槽300穿过多个第二沟槽112，任一栅极沟槽300包括多个由第二绝缘材料层202形成的第三沟槽301和被第三沟槽301间隔开的多个第四沟槽302；步骤S170，如图9所示，形成至少覆盖第四沟槽302位于有源区121的表面的栅绝缘层401，其中，栅绝缘层401的等效氧化层厚度小于第二绝缘材料层202的等效氧化层厚度；步骤S180，如图10和图11所示，形成位于栅极沟槽300内的栅极层500。本公开提供的半导体器件的制备方法，在形成栅极沟槽300前，先在第二沟槽112的表面形成第二绝缘材料层202；在形成栅极沟槽本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n衬底，表面设置有多个第一沟槽和多个第二沟槽，其中，所述第一沟槽沿第一方向延伸且间隔设置，任一所述第二沟槽连接相邻的两个所述第一沟槽，以使得所述衬底的表面被隔离出阵列分布的有源区；所述衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一所述栅极沟槽穿过所述第一沟槽、所述有源区及所述第二沟槽；/n栅极层，设于所述栅极沟槽内；/n栅绝缘层，设于所述栅极沟槽位于所述有源区的部分的表面与所述栅极层之间；/n绝缘层，设于所述第二沟槽的表面与所述栅极层之间；/n其中所述栅绝缘层的等效氧化层厚度小于所述绝缘层的等效氧化层厚度。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
衬底，表面设置有多个第一沟槽和多个第二沟槽，其中，所述第一沟槽沿第一方向延伸且间隔设置，任一所述第二沟槽连接相邻的两个所述第一沟槽，以使得所述衬底的表面被隔离出阵列分布的有源区；所述衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一所述栅极沟槽穿过所述第一沟槽、所述有源区及所述第二沟槽；
栅极层，设于所述栅极沟槽内；
栅绝缘层，设于所述栅极沟槽位于所述有源区的部分的表面与所述栅极层之间；
绝缘层，设于所述第二沟槽的表面与所述栅极层之间；
其中所述栅绝缘层的等效氧化层厚度小于所述绝缘层的等效氧化层厚度。


2.根据权利要求1所述的半导体器件，其特征在于，所述绝缘层的介电常数小于所述栅绝缘层的材料的介电常数。


3.根据权利要求1所述的半导体器件，其特征在于，所述绝缘层的厚度大于所述栅绝缘层的厚度。


4.根据权利要求1所述的半导体器件，其特征在于，所述衬底用于形成所述第二沟槽的部分的掺杂浓度，大于所述衬底用于形成位于有源区的栅极沟槽的部分的掺杂浓度。

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34