存储装置、半导体器件制造方法及图纸

本公开提供了一种存储装置、半导体器件，属于半导体技术领域。该半导体器件包括衬底、栅极层、栅绝缘层和绝缘层，其中，衬底表面设置有多个第一沟槽和多个第二沟槽，其中，第一沟槽沿第一方向延伸且间隔设置，任一第二沟槽连接相邻的两个第一沟槽，以使得衬底的表面被隔离出阵列分布的有源区；衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一栅极沟槽穿过第一沟槽、有源区及第二沟槽；栅极层设于栅极沟槽内；栅绝缘层设于栅极沟槽位于有源区的部分的表面与栅极层之间；绝缘层设于第二沟槽的表面与栅极层之间；其中栅绝缘层的等效氧化层厚度小于绝缘层的等效氧化层厚度。该半导体器件能够减小寄生晶体管的漏电流。

Storage device, semiconductor device

【技术实现步骤摘要】
存储装置、半导体器件
本公开涉及半导体
，尤其涉及一种存储装置、半导体器件。
技术介绍
集成电路元器件特征尺寸的进一步缩小和单位面积内晶体管数目的增加，芯片级漏电流控制变得越来越重要。不仅仅存储单元的控制晶体管漏电流要足够小，寄生的晶体管漏电流同样也要尽可能减小。现有技术中，可以通过提高晶体管阈值电压来降低关断状态下漏电流。然而，存储单元的控制晶体管阈值电压有最佳的窗口，过高过低都会影响电路性能。因此，有必要需要寻找一种不会增加控制晶体管的阈值电压却能够降低寄生晶体管的漏电流的方法。所述
技术介绍
部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种存储装置、半导体器件，降低寄生晶体管的漏电流。为实现上述技术目的，本公开采用如下技术方案：根据本公开的第一个方面，提供一种半导体器件，包括：衬底，表面设置有多个第一沟槽和多个第二沟槽，其中，所述第一沟槽沿第一方向延伸且间隔设置，任一所述本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n衬底，表面设置有多个第一沟槽和多个第二沟槽，其中，所述第一沟槽沿第一方向延伸且间隔设置，任一所述第二沟槽连接相邻的两个所述第一沟槽，以使得所述衬底的表面被隔离出阵列分布的有源区；所述衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一所述栅极沟槽穿过所述第一沟槽、所述有源区及所述第二沟槽；/n栅极层，设于所述栅极沟槽内；/n栅绝缘层，设于所述栅极沟槽位于所述有源区的部分的表面与所述栅极层之间；/n绝缘层，设于所述第二沟槽的表面与所述栅极层之间；/n其中所述栅绝缘层的等效氧化层厚度小于所述绝缘层的等效氧化层厚度。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
衬底，表面设置有多个第一沟槽和多个第二沟槽，其中，所述第一沟槽沿第一方向延伸且间隔设置，任一所述第二沟槽连接相邻的两个所述第一沟槽，以使得所述衬底的表面被隔离出阵列分布的有源区；所述衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一所述栅极沟槽穿过所述第一沟槽、所述有源区及所述第二沟槽；
栅极层，设于所述栅极沟槽内；
栅绝缘层，设于所述栅极沟槽位于所述有源区的部分的表面与所述栅极层之间；
绝缘层，设于所述第二沟槽的表面与所述栅极层之间；
其中所述栅绝缘层的等效氧化层厚度小于所述绝缘层的等效氧化层厚度。


2.根据权利要求1所述的半导体器件，其特征在于，所述绝缘层的介电常数小于所述栅绝缘层的材料的介电常数。


3.根据权利要求1所述的半导体器件，其特征在于，所述绝缘层的厚度大于所述栅绝缘层的厚度。


4.根据权利要求1所述的半导体器件，其特征在于，所述衬底用于形成所述第二沟槽的部分的掺杂浓度，大于所述衬底用于形成位于有源区的栅极沟槽的部分的掺杂浓度。

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34