半导体器件及其电源控制方法技术

本公开的实施例涉及半导体器件及其电源控制方法。一种半导体器件，包括半导体芯片，该半导体芯片包括：第一非易失性存储器，包括第一存储器块和第二存储器块；CPU，控制第一非易失性存储器；第一开关，电连接到第一存储器块，并且控制第一电源电压向第一存储器块的供应；第二开关，电连接到第二存储器块，并且控制第一电源电压向第二存储器块的供应；以及第二非易失性存储器，电连接到第一开关和第二开关中的每一项，并且存储用于控制第一开关和第二开关的标志信息，其中第一开关和第二开关中的每一者的控制是基于标志信息来执行的，该标志信息指示由CPU执行的程序数据是否被写入在第一存储器块和第二存储器块中。

【技术实现步骤摘要】
半导体器件及其电源控制方法相关申请的交叉引用于2018年12月26日提交的日本专利申请号2018-242324的公开，包括其说明书、附图和摘要，通过引用以其整体并入本文。
本专利技术涉及一种半导体器件及其电源控制方法。
技术介绍
存在具有半导体芯片的半导体器件，该半导体芯片包括内置的微计算机(微控制器、微处理器)，并且该半导体器件被合并到汽车、工业设备、家用电器、电子设备等中。近期的微计算机通常包括闪存模块，该闪存模块包括闪存存储器，，以及用于控制写入和擦除该闪存存储器的控制电路，该闪存存储器时非易失性存储器。微计算机根据被写入在闪存存储器中的程序的内容来操作和控制。日本未经审查的专利申请公开号2009-258925(在下文被称为专利文献1)公开了一种计算机系统的存储器管理技术。另外，日本未经审查的专利申请公开号2008-47155(在下文被称为专利文献2)公开了一种批量擦除型非易失性存储器技术，该技术也可以用于存储频繁地被重写的数据。
技术实现思路
半导体器件具有半导体芯片和多个外部端子，该本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n半导体芯片，包括：/n第一非易失性存储器，具有第一存储器块和第二存储器块；/nCPU，控制所述第一非易失性存储器；/n第一开关，被电连接到所述第一存储器块，并且控制第一电源电压向所述第一存储器块的供应；/n第二开关，被电连接到所述第二存储器块，并且控制所述第一电源电压向所述第二存储器块的供应；以及/n第二非易失性存储器，被电连接到所述第一开关和所述第二开关中的每一开关，并且存储用于控制所述第一开关和所述第二开关的标志信息，/n其中所述第一开关和所述第二开关中的每一开关的控制是基于所述标志信息来执行，所述标志信息指示要被CPU执行的程序数据是否被写入在所述第一存储器...

【技术特征摘要】
20181226 JP 2018-2423241.一种半导体器件，包括：
半导体芯片，包括：
第一非易失性存储器，具有第一存储器块和第二存储器块；
CPU，控制所述第一非易失性存储器；
第一开关，被电连接到所述第一存储器块，并且控制第一电源电压向所述第一存储器块的供应；
第二开关，被电连接到所述第二存储器块，并且控制所述第一电源电压向所述第二存储器块的供应；以及
第二非易失性存储器，被电连接到所述第一开关和所述第二开关中的每一开关，并且存储用于控制所述第一开关和所述第二开关的标志信息，
其中所述第一开关和所述第二开关中的每一开关的控制是基于所述标志信息来执行，所述标志信息指示要被CPU执行的程序数据是否被写入在所述第一存储器块和所述第二存储器块中。


2.根据权利要求1所述的半导体器件，
其中当所述程序数据被写入在所述第一存储器块中、并且所述第二存储器块是空白时，所述第一开关和所述第二开关通过所述标志信息被控制，所述标志信息被定义成使得所述第一电源电压被供应给所述第一存储器块，并且所述第一电源电压不被供应给所述第二存储器块。


3.根据权利要求2所述的半导体器件，
其中所述标志信息包括第一标志信息，所述第一标志信息定义：所述第一开关通过所述程序数据被写入在所述第一存储器块中而被导通；以及第二标志信息，所述第二标志信息定义：所述第二开关通过所述第二存储器块是空白而被关断。


4.根据权利要求3所述的半导体器件，
其中所述第一存储器块包括：
第一解码器电路，来自CPU的信号被输入到所述第一解码器电路；
第一存储器单元阵列，被电连接到所述第一解码器电路的输出部分以写入所述程序数据；
第一感测放大器，经由所述第一存储器单元阵列和第一晶体管被电连接到输入部分；
第一控制电路，被电连接到所述第一感测放大器的输出部分以控制所述第一晶体管的栅极；以及
第一输出电路，被电连接到所述第一感测放大器的输出部分，以将从所述第一存储器单元阵列输出的所述程序数据发送到CPU，以及
其中所述第二存储器块包括：
第二解码器电路，来自CPU的信号被输入到所述第二解码器电路；
第二存储器单元阵列，被电连接到所述第二解码器电路的输出部分以写入所述程序数据；
第二感测放大器，经由所述第二存储器单元阵列和第二晶体管被电连接到所述第二解码器电路的输入部分；
第二控制电路，用于控制所述第二晶体管的栅极；以及
第二输出电路，被电连接到所述第二感测放大器的输出，以将从所述第二存储器单元阵列输出的所述程序数据发送到CPU。


5.根据权利要求4的半导体器件，
其中所述第一存储器单元阵列的数据线经由所述第一晶体管被电连接到所述第一感测放大器的所述输入部分，
其中所述第一存储器单元阵列的字线经由所述第一晶体管被电连接到所述第一解码器电路的所述输出部分，
其中所述第二存储器单元阵列的数据线经由所述第二晶体管被电连接到所述第二感测放大器的所述输入部分，以及
其中所述第二存储器单元阵列的字线经由所述第二晶体管被电连接到所述第二解码器电路的所述输出部分。


6.根据权利要求5所述的半导体器件，
其中所述第一开关和所述第二开关被电连接到外部端子，所述第一电源电压是从外部提供的电源被供应给所述外部端子，以及
其中所述半导体芯片由密封件来密封。


7.根据权利要求3所述的半导体器件，
其中所述第一存储器块包括：
第一解码器电路，来自CPU的信号被输入到所述第一解码器电路；以及
第一存储器单元阵列，被电连接到所述第一解码器电路的输出部分以写入所述程序数据，
其中所述第二存储器块包括：
第二解码器电路，来自CPU的信号被输入到所述第二解码器电路；以及
第二存储器单元阵列，被电连接到所述第二解码器电路的输出部分以写入所述程序数据，其中还包括：
感测放大器，具有经由晶体管被电连接到所述第二存储器单元阵列的输入部分；
控制电路，用于控制所述晶体管的栅极；以及
输出电路，被电连接到所述感测放大器的输出部分，以将从所述第一存储器单元阵列或所述第二存...

【专利技术属性】
技术研发人员：作村浩太郎，橘浩司，大津秀纪，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP