混合栅p-GaN增强型氮化镓基晶体管结构及制作方法技术

本公开提供了一种混合栅p‑GaN增强型氮化镓基晶体管结构及制作方法，其混合栅p‑GaN增强型氮化镓基晶体管结构自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；栅绝缘介质层，制作在所述p型GaN帽层上面；栅极，制作在所述栅绝缘介质层和所述p型GaN帽层上面。本公开能够减小器件栅极漏电，改善器件栅极击穿特性，增加器件栅压摆幅，提高器件的阈值电压，提高器件的可靠性。

Structure and fabrication of hybrid gate p-GaN enhanced GaN based transistors

【技术实现步骤摘要】
混合栅p-GaN增强型氮化镓基晶体管结构及制作方法
本公开涉及半导体领域，尤其涉及一种混合栅p-GaN增强型氮化镓基晶体管结构及制作方法。
技术介绍
由于氮化镓基高电子迁移率晶体管(Highelectronmobilitytransistors，HEMTs)具有高击穿电压、低导通电阻、高工作频率以及器件体积小等特点，在功率开关系统中具有广泛的应用前景。因为安全的原因，在功率开关应用中，GaNHEMTs器件被要求是常关型的，也就是增强型(Enhancement-mode.E-mode)(Vth＞0V)。为了获得增强型HEMT器件，许多方法已经被提出，例如凹栅结构、F离子注入、p-GaN结构等。因为p-GaN结构有高的可靠性，已经在实现增强型器件中显示出大的潜力，目前已经变成了最主流的方案。然而传统p-GaNHEMTs器件的阈值电压低，容易引起误开启；同时传统p-GaNHEMTs器件的栅极泄漏电流大，栅极击穿电压低，限制晶体管的安全操作范围和可靠性。因此，需要提高器件的阈值电压，减小器件的栅极泄漏电流，增加器件的栅击穿电压，提高器件的可靠性，从而解决以上问题。
技术实现思路
(一)要解决的技术问题本公开提供了一种混合栅p-GaN增强型氮化镓基晶体管结构及制作方法，以至少部分解决以上所提出的技术问题。(二)技术方案根据本公开的一个方面，提供了一种混合栅p-GaN增强型氮化镓基晶体管结构，自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；栅绝缘介质层，制作在所述p型GaN帽层上面；栅极，制作在所述栅绝缘介质层和所述p型GaN帽层上面。在本公开的一些实施例中，所述栅绝缘介质层的厚度为1nm-500nm。在本公开的一些实施例中，所述栅绝缘介质层的长度小于所述栅极的长度，所述栅极的长度为1nm-10000nm；所述栅绝缘介质层设置在所述栅极和所述p型GaN帽层间的任一位置。在本公开的一些实施例中，所述栅绝缘介质层材料为SiN、SiO2、Al2O3、HfO2、ZrO2、ZnO中一种或多种。在本公开的一些实施例中，所述衬底材料为III-V族化合物半导体材料。在本公开的一些实施例中，所述p型GaN帽层是通过在势垒层表面外延生长p型GaN层，然后刻蚀形成的。p型GaN帽层厚度为1nm-500nm。在本公开的一些实施例中，所述p型GaN帽层中的杂质为镁、钙、碳中一种或多种，所述p型GaN帽层中的杂质的掺杂浓度为1016cm-3至1020cm-3。在本公开的一些实施例中，所述栅极与所述源极和/或所述漏极之间的接触为欧姆接触或肖特基接触。根据本公开的一个方面，还提供了一种混合栅p-GaN增强型氮化镓基晶体管结构的制作方法，其中，包括：自下而上顺次生长衬底、成核层、高阻层、高迁移率层和势垒层；在势垒层上生长p型GaN帽层；采用刻蚀的方法，将待制备的栅极对应的下方区域以外的p型GaN帽层刻蚀掉；在势垒层上制备欧姆接触源极和欧姆接触漏极；在势垒层和p型GaN帽层上生长一层栅绝缘介质层；采用刻蚀的方法，将部分栅极下方区域以外的栅绝缘介质层刻蚀掉；在栅绝缘介质层和p型GaN帽层上制备栅极。在本公开的一些实施例中，所述自下而上顺次生长衬底、成核层、高阻层、高迁移率层和势垒层包括：选择一衬底；在衬底上生长成核层；在成核层上生长高阻层；在高阻层上生长高迁移率层；在高迁移率层上生长势垒层。(三)有益效果从上述技术方案可以看出，本公开混合栅p-GaN增强型氮化镓基晶体管结构及制作方法至少具有以下有益效果其中之一或其中一部分：(1)本公开能够减小器件栅极漏电，改善器件栅极击穿特性，增加器件栅压摆幅，提高器件的阈值电压，提高器件的可靠性。(2)本公开在正向栅偏置时，混合栅结构会降低栅边缘高的电场，使电场分布更加均匀，从而降低器件的栅极漏电，提高栅击穿电压。(3)本公开栅绝缘介质层会承担部分栅电压，从而提高器件的阈值电压。附图说明图1为本公开实施例混合栅p-GaN增强型氮化镓基晶体管结构的示意图。图2为本公开实施例混合栅p-GaN增强型氮化镓基晶体管结构制作方法流程框图。图3为本公开实施例与传统p-GaN帽层高电子迁移率晶体管器件的转移特性。【附图中本公开实施例主要元件符号说明】10-衬底；20-成核层；30-高阻层；40-高迁移率层；50-势垒层；60-p型GaN帽层；70-源极；80-漏极；90-栅绝缘介质层；100-栅极。具体实施方式本公开提供了一种混合栅p-GaN增强型氮化镓基晶体管结构及制作方法，其混合栅p-GaN增强型氮化镓基晶体管结构自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；栅绝缘介质层，制作在所述p型GaN帽层上面；栅极，制作在所述栅绝缘介质层和所述p型GaN帽层上面。本公开能够减小器件栅极漏电，改善器件栅极击穿特性，增加器件栅压摆幅，提高器件的阈值电压，提高器件的可靠性。在描述问题的解决方案之前，先定义一些特定词汇是有帮助的。本文所述的「基底(substrate)」，可包括任何底层材质，其上可形成装置，电路，外延层或半导体。一般来说，基底可用以定义位于半导体装置底下的层，或者是形成半导体装置的基层。基底可包括硅、掺杂硅(dopedsilicon)、锗、硅锗(silicongermanium)、半导体复合物(semiconductorcompound)，或其他半导体材质的一或任何组合。本文所述的「刻蚀(Etch)」，狭义理解可以为光刻腐蚀，先通过光刻将光刻胶进行光刻曝光处理，然后通过其它方式实现腐蚀处理掉所需除去的部分。刻蚀是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，其基本目标是在涂胶的硅片上正确地复制掩模图形。随着微制造工艺的发展，广义上来讲，刻蚀成了通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称，成为微加工制造的一种普适叫法。刻蚀最简单最常用分类是：干法刻蚀和湿法刻蚀。湿法刻蚀是一个纯粹的化学反应过程，是指利用溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分而达到刻蚀目的。干法刻蚀方式很多，一般有：溅射与离子束铣蚀，等离子刻蚀(PlasmaEtching)，高压等离子刻蚀，高密度等离子体(HDP)刻蚀，反应离子刻蚀(RIE)。另外，化学机械抛光CMP，剥离技术等等也可看成是广义刻蚀的一些技术。为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。本公开某些实施例于后方将参本文档来自技高网...

【技术保护点】
1.一种混合栅p-GaN增强型氮化镓基晶体管结构，其中，自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：/np型GaN帽层、源极和漏极，分别制作在所述势垒层上面；/n栅绝缘介质层，制作在所述p型GaN帽层上面；/n栅极，制作在所述栅绝缘介质层和所述p型GaN帽层上面。/n

【技术特征摘要】
1.一种混合栅p-GaN增强型氮化镓基晶体管结构，其中，自下而上顺次包括：衬底、成核层、高阻层、高迁移率层和势垒层；还包括：
p型GaN帽层、源极和漏极，分别制作在所述势垒层上面；
栅绝缘介质层，制作在所述p型GaN帽层上面；
栅极，制作在所述栅绝缘介质层和所述p型GaN帽层上面。


2.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述栅绝缘介质层的厚度为1nm-500nm。


3.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述栅绝缘介质层的长度小于所述栅极的长度，所述栅极的长度为1nm-10000nm；所述栅绝缘介质层设置在所述栅极和所述p型GaN帽层间的任一位置。


4.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述栅绝缘介质层材料为SiN、SiO2、Al2O3、HfO2、ZrO2、ZnO中一种或多种。


5.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述衬底材料为III-V族化合物半导体材料。


6.根据权利要求1所述的混合栅p-GaN增强型氮化镓基晶体管结构，其中，所述p型GaN帽层是通过在势垒层表面外延生长p型GaN层，然后刻蚀形成的。p型GaN帽层厚度为1nm-500...

【专利技术属性】
技术研发人员：王晓亮，李巍，牛迪，王权，肖红领，姜丽娟，冯春，王茜，刘宏新，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：北京;11